CN103703687A - 用于减少管线式模/数转换器中的延时的经修改动态元件匹配 - Google Patents

用于减少管线式模/数转换器中的延时的经修改动态元件匹配 Download PDF

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Abstract

一种模数转换器ADC中的电路包含：放大器(520)，其经配置以接收后端ADC(512)的输出；谐波失真校正电路HDC(522)，其耦合到所述放大器(520)且经配置以校正由于残余放大器(506)而存在于来自后端ADC(512)的数字信号中的失真分量，所述HDC电路(522)将输出提供到加法器(530)，所述加法器(530)接收来自粗略ADC(502)的粗略数字输出；以及DAC噪声消除电路DNC(526)，其经配置以将输出提供到所述加法器(530)，其中所述DNC电路(526)经配置以校正由于所述DAC(504)而存在于来自所述后端ADC(512)的所述数字信号中的失真分量；其中所述加法器(530)的输出为ADC数字输出，且其中所述ADC数字输出形成到所述HDC和所述DNC的输入(523)。

Description

用于减少管线式模/数转换器中的延时的经修改动态元件匹配
对相关申请案的交叉参考
本申请案主张2011年6月9日申请的标题为“用于减少管线式模／数转换器中的延时的经修改动态元件匹配(Modified Dynamic Element Matching for Reduced Latency in a Pipelined Analog to Digital Converter)”的第61／495,369号美国临时专利申请案的优先权，所述申请案特此以全文引用的方式并入本文中，如同完全陈述于本文中一般。本申请案涉及与本案同时申请的标题为“用于减少管线式模／数转换器中的延时的经修改动态元件匹配(Modified Dynamic Element Matching for Reduced Latency in a Pipelined Analog to Digital Converter)”的共同转让、共同待决的第______号美国专利申请案。 
技术领域
本发明大体涉及模／数转换器。更确切地说，本申请案涉及减少模／数转换器中的延时。本发明与高速管线式模／数转换器(ADC)相关联，且亦可扩展到其它应用和ADC架构。举例来说，本文中所描述的技术可适用于算法ADC(也称为循环ADC)、Δ-∑ADC、SAR ADC等，且大体适用于可要求一个或一个以上模／数转换器的任何ADC。 
背景技术
管线式模／数转换器(ADC)为以若干步骤粗略地量化信号且接着将不同步骤的结果进行组合以实现高量化准确度的分段式数据转换器。管线式ADC是流行的，因为其可非常高速(数百MHz(取决于所利用的技术))地操作，同时实现相对较大的动态范围。 
参看图1A，典型的管线式ADC10包含多个级12、14……L。在第一级12中，使用快闪ADC(未图示)转换输入Vin，且将其与来自后续级14、16……L的结果进行组合以形成输出。如以下将较详细地论述，通过使用模／数转换器转换所述级的输出而确定每一级中的误差。到所述级的输入与误差之间的差为「残余」。放大每一级的残余，且将其馈送到下一级，并在下一级中以相同方式转换所述残余。将最后级L的输出提供到解析最后位的后端ADC16。可提供所有输出以用于时间对准与数字误差校正20。 
如图1B中所展示，管线式ADC中的典型级100包含输入信号取样网络108、具有 其自身取样网络的N位粗略ADC102、N位模／数转换器104(DAC)以及放大器106。取样网络108以及快闪ADC102同时对输入信号101进行取样。DAC104将经量化信号转换回模拟形式，且从主输入信号101减去110此信号。使用放大器106放大从此操作得到的残余105，以便(通常且在不存在误差的情况下)占用下一级的范围的一部分，例如，一半。理想情况下，残余由此仅由量化噪声组成。 
三个因素可限制管线式ADC的操作性能与操作速度：发生于DAC104内的称为元件不匹配的误差；由于增益和非线性而发生于放大器106内的误差；以及通过快闪ADC102与DAC104信号路径的过度延迟。所有三个因素导致ADC线性与信噪比(SNR)降级。 
图2说明使用现有技术以用于解决DAC104误差的管线级。级200包含输入信号取样网络208、具有其自身的取样网络的N位粗略ADC202、M位数／模转换器104(DAC)(其中M>N)以及放大器206。处理元件232、234添加于粗略ADC202与DAC204之间，且因此增加所述路径中的延迟。在高速操作(即在250MSPS的速率以及更高速率下的操作)中，此延迟是关键的。其他人已提出应用图2的技术，以通过排列呈现给比较器的参考阈值以改善ADC的线性来解决快闪ADC中的元件不匹配问题。 
如上文所描述，有时使用动态元件匹配(DEM)和谐波失真校正(HDC)技术而估计和消除或校正DAC误差和放大器误差。 
DEM获得粗略ADC的经温度计译码输出，且在将其提供到所连接的DAC元件之前排列所述输出。排列矩阵使得每一ADC输出可到达每一DAC输入。排列方法有时随机化DAC误差，从而产生白频谱，或对误差进行塑形，使得误差信号的能量占用所关注的频带之外的频率区域。在图2中，管线级包含在粗略ADC202与DAC204之间且相对于级数字输出适当放置的DEM块232。可通过使用传输门有效地实施DEM块232。然而，所述DEM块232引入了高时钟速率下不可忽略的有限延迟。 
在管线式ADC中，DEM与估计DAC误差信号且从输出中有效地移除所述信号的额外数字处理一起使用。如果未进行此操作，则DAC噪声将降低SNR。在文献中，DAC误差的此估计和移除被称作DAC噪声消除(DNC)。 
继续图2，将信号∑t与粗略ADC202的输出相加234。此信号由用于估计放大器206误差(例如，增益和非线性)的若干随机独立序列的总和组成。序列的数目取决于需要进行估计的非线性的阶数：对于线性增益误差为一个序列，对于谐波误差为三个序列，等等。 
图2中还展示后端ADC212，所述后端ADC的输出经提供到放大器220和HDC模块222，所述HDC模块222的输出还与DNC模块226的输出求和230。 
在HDC技术中，残余放大器212的输出含有粗略ADC202的量化噪声中的项、随机序列以及上述两者通过放大器非线性特性的交互。如果放大器中的非线性的最高有效阶数为3，则残余放大器212的输出含有与a3(∑t)3成比例的一个项，其中a3为三阶非线性系数，且∑t=t1+t2+t3(可各自呈值+A或-A(其中A为常量)的三个随机序列)。因此，∑t为可呈值-3A、-A、+A、+3A的四等级信号。由于随机独立序列的乘积也是随机且独立的序列，因此使(经数字化的)残余放大器输出乘以(t1、t2、t3)随机化所有项，除了可通过低通滤波器提取的a3(∑t)3中的一项之外。 
将随机序列与粗略ADC202的输出相加的后果为字长增加，且DAC204的大小和复杂度相应地增加。这是DAC204的分辨率M大于粗略快闪ADC202的分辨率N的原因。在典型实施方案中，M=N+3。 
图3为具有N=2位分辨率的粗略ADC的现有技术实施方案的实例。此实施方案经常被称作快闪ADC。四个比较器302.n将线304上的输入电压分别与四个阈值电压(THR1、THR2、THR3、THR4)进行比较。在一些实施方案中，阈值电压可与梯式电阻306相关联。也可使用其它分压器技术。如果输入电压大于THR1，则比较器302.1输出逻辑1，否则，其输出逻辑零。类似地，比较器302.2将输入电压与THR2进行比较，以此类推。粗略ADC206的输出为由所有比较器的输出形成的数字字。所述字经常被命名为“温度计码”。温度计码中所含有的逻辑1的数目为线304上的模拟输入电压的数字表示。 
图4中展示体现比较器功能的一个实例电路。为了清晰地解释，仅展示将输入与THR1(对应于302.1)进行比较的电路。电路302.1包含八个开关408、410、412、414、416、418、420、422；两个电容器402、404以及比较器406。开关由周期性时钟表示的相位1、相位2驱动。当相位1为真时，相位2为假，且反之亦然。当相位1为真时，上部电容器402被充电到电压THR1，而下部电容器404被充电到输入电压。当相位2为真时，电容器连接到比较器406。相关技术中存在比较器302.1的许多替代电路实现，其可达成以下函数： 
如果(输入-THR1)>0，则输出1=1， 
否则，输出1=0。 
亦即，如果输入电压大于阈值电压THR1，则信号输出406为逻辑1，否则为逻辑零。 
发明内容
由根据本发明的实施例的系统和方法在很大程度上克服现有技术中的此等以及其它缺点。 
根据本发明的各个方面，提供克服此等问题的管线式ADC，其中DEM功能和序列求和发生于快闪ADC202内。根据本发明的各个方面，嵌入通过粗略ADC的电路进行DAC和放大器误差校正所需的处理功能以及重排数字校准块HDC和DNC确保准确地估计所述误差。 
根据如所主张的实施例，一种模／数转换器(ADC)中的电路包含：放大器，其经配置以接收后端DAC的输出；谐波失真校正电路(HDC)，其耦合到所述放大器且经配置以校正由于残余放大器而存在于来自所述后端ADC的数字信号中的失真分量，所述HDC电路将输出提供到加法器，所述加法器接收来自粗略ADC的粗略数字输出；以及DAC噪声消除电路(DNC)，其经配置以将输出提供到所述加法器，其中所述DNC电路经配置以校正由于所述DAC而存在于来自所述后端ADC的所述数字信号中的失真分量；其中所述加法器的输出为ADC数字输出，且其中所述ADC数字输出形成到所述HDC和所述DNC的输入。 
一种管线式模／数转换器(ADC)中的电路包含：谐波失真校正(HDC)电路，其经配置以将输出提供到加法器，所述加法器将粗略ADC的输出接收为输入；以及反馈回路，其包含经配置以将输出提供到所述加法器的DAC噪声消除(DNC)电路；其中所述加法器的输出为ADC数字输出且为到所述DNC电路的输入。 
一种用于在管线式模／数转换器(ADC)中转换输入信号的方法，其包含：执行作为到加法器的输出的谐波失真校正，所述加法器将粗略ADC的输出接收为另一输入；以及实施包含将输出提供到所述加法器的DAC噪声消除(DNC)电路的反馈回路；其中所述加法器的输出为ADC数字输出且为到所述DNC电路的输入。 
附图说明
通过参考附图，可更好地理解本发明，且所属领域的技术人员显而易见本发明的众多目标、特征和优势。不同附图中所使用相同参考符号指示类似或相同项目。 
图1A说明现有技术管线式ADC的实例。 
图1B说明现有技术管线式ADC级的实例。 
图2说明现有技术管线式ADC级的实例。 
图3说明现有技术快闪ADC架构的实例。 
图4说明来自粗略ADC的现有技术比较器的实例。 
图5说明根据本发明的原理的实例管线式ADC电路。 
图6说明根据本发明的ADC前端的实例。 
图7说明根据本发明的原理的比较器的实例。 
具体实施方式
根据如所主张的实施例的管线式ADC嵌入有通过粗略ADC的电路进行DAC和放大器误差校正所需的处理功能，且还为数字校准块HDC和DNC提供新配置，因此确保准确地估计误差。如高尔顿(Galton)的第6,734,818号美国专利和高尔顿等人的第7,602,323号美国专利案中所揭示，可应用信号校准，即DNC技术和HDC技术的校正部分，所述两专利以引用的方式并入本文中，如同完全陈述于本文中一般。可使用其它DNC技术和HDC技术。信号的估计是根据本发明。 
更确切地说，图5说明根据如所主张的实施例的管线级。级500包含N位粗略ADC502、N位数／模转换器504(DAC)以及放大器506。将输入501提供到粗略ADC502和残余放大器506。 
可将倒数第二级的残余提供到后端ADC512，所述残余经放大520，并被提供到HDC522。DEM块532和序列加法器524提供于粗略ADC502的前端处。此配置可最小化从粗略ADC502通过DAC504到残余放大器506的临界信号路径的传播时间。 
在所说明的实施例中，数字校准块HDC522可接收序列∑t以及经校正数字输出523的反馈。具体来说，HDC522可提供其输出以与DNC526的输出求和530。 
因此，用于估计DAC误差和残余放大器增益误差的信号为ADC数字输出523。因此，随着时间推移，估计器将在已应用校准之后提取并估计残余误差。此估计值可与先前估计值相加，即随着时间推移进行积分，以改善校准的准确性。一旦残余误差的估计值为零，估计将收敛为正确值。 
图6展示本发明的具有DEM532和序列加法器524的粗略ADC的一方面的实例600。阈值电压THRI、THR2、THR3以及THR4可经排列，使得每一阈值可连接到比较器602.n中的任一者。从每一阈值电压减去线604上的信号∑t(具有上文所描述的性质的随机序列)。每一比较器602.n将使其输入和阈值中的一者与线604上的信号∑t之间的差进行比较。 
图7展示实现刚刚所描述的功能的实例电路。如图所示，所述电路包含DEM控制开关708.1、708.2、708.3以及708.4；HDC控制开关706.1、706.2、706.3以及706.4；电容器702、704；比较器710；相位1开关712a、712b；以及相位2开关714a、714b、 714c、714d。 
在相位1为真的时间期间，阈值THRx(其中x为1、2、3或4)中的仅一者和电压VHDCy(其中y为1、2、3或4，使得VHEC1=-3A、VHDC2=-A、VHDC3=+A以及VHDC4=+3A)中的仅一者连接到上部电容器702。DEM和HDC校准操作将规定在每一时钟相位周期时开关中的哪一者接通。DEM控制此等开关的方式已详细描述于高尔顿的第6,734,818号美国专利的揭示内容中，且HDC产生信号∑t的方式已详细描述于高尔顿等人的第7,602,323号美国专利的揭示内容中。下部电容器704如图4的实例中的电容器404一般操作。 
通过将上部电容器702连接到VHDCy的HDC控制开关706.n实施元件604(图6)中的∑t的相加。可由如下等式描述每一比较器i(其中i为1、2、3或4)的输出： 
若(输入-THRx+VHDCy)>0，则输出i＝1， 
否则，输出i=0。 
由于电路缺陷、制造不匹配等，之前的粗略ADC的每一实施方案已受到误差的影响。此等缺陷最终导致阈值误差。尽管管线式ADC架构可在一定程度上容许阈值误差而不会使性能降级，但根据本发明概念的实施例，藉由DEM调制此些误差，且其存在可使DAC误差和残余放大器误差的估计值发生偏差。 
虽然已说明用于移动计算装置的特定实施方案和硬件／软件配置，但应注意，其它实施方案和硬件配置是可能的，且无需特定的实施方案或硬件／软件配置。因此，实施本文中所揭示的方法的移动计算装置可能并不需要所说明的所有组件。 
如本文中所使用，无论是在上文的描述中抑或在所附权利要求中，应将术语“包括”、“包含”、“载有”、“具有”、“含有”、“涉及”等理解成是开放性的，即，意指包含但不限于。如美国专利局专利审查程序手册(United States Patent Office Manual of Patent Examining Procedures)中关于权利要求书所阐述的，仅能相应地将过渡性短语“由……组成”和“基本上由……组成”视为排它性的过渡性短语。 
权利要求书中用以修饰权利要求元素的例如“第一”、“第二”、“第三”等的序数术语的任何使用自身并不表示一个权利要求元素优于另一权利要求元素的任何优先级、优先或次序，或执行方法的动作的时间次序。相反地，除非另有说明，否则此些序数术语仅仅用作标签，以将具有某一名称的一个权利要求元素与具有相同名称(只是使用了序数术语)的另一元素进行区别。 
上文所描述的实施例既定说明本发明的原理，而非限制本发明的范围。在不脱离本 发明的范围的情况下，可由所属领域的技术人员作出各种其它实施例并对此等优选实施例作出修改。 

Claims (11)

1.一种模／数转换器ADC中的电路，其包括：
放大器，其经配置以接收后端DAC的输出；
谐波失真校正电路HDC，其耦合到所述放大器，且经配置以校正由于残余放大器而存在于来自后端ADC的数字信号中的失真分量，所述HDC电路将输出提供到加法器，所述加法器接收来自粗略ADC的粗略数字输出；以及
DAC噪声消除电路DNC，其经配置以将输出提供到所述加法器，其中所述DNC电路经配置以校正由于所述DAC而存在于来自所述后端ADC的所述数字信号中的失真分量；
其中所述加法器的输出为ADC数字输出，且其中所述ADC数字输出形成到所述HDC和所述DNC的输入。
2.根据权利要求1所述的电路，所述粗略ADC和所述DAC两者都包括n位装置，其中n为整数。
3.根据权利要求1所述的电路，所述HDC电路经配置以接收用于估计放大器误差的一个或一个以上经随机化序列。
4.根据权利要求1所述的电路，所述HDC电路经配置以将一个或一个以上控制输出提供到用于修改到所述粗略ADC的参考信号的电路。
5.一种管线式模／数转换器ADC中的电路，其包括：
谐波失真校正HDC电路，其经配置以将输出提供到加法器，所述加法器将粗略ADC的输出接收为输入；以及
反馈回路，其包含经配置以将输出提供到所述加法器的DAC噪声消除DNC电路；
其中所述加法器的输出为ADC数字输出，且为到所述DNC电路的输入。
6.根据权利要求5所述的电路，其中所述HDC电路经配置以接收用于估计非线性的一个或一个以上随机序列。
7.根据权利要求5所述的电路，其中所述HDC电路经配置以将输出提供到用于修改到所述粗略ADC的参考信号的电路。
8.一种用于在管线式模／数转换器ADC中转换输入信号的方法，其包括：
执行作为到加法器的输出的谐波失真校正HDC，所述加法器将粗略ADC的输出接收为另一输入；以及
实施包含将输出提供到所述加法器的DAC噪声消除DNC电路的反馈回路；
其中所述加法器的输出为ADC数字输出，且为到所述DNC电路的输入。
9.根据权利要求8所述的方法，其进一步包含修改到所述粗略ADC的参考信号。
10.根据权利要求8所述的方法，其中HDC电路接收用于估计非线性的一个或一个以上随机序列。
11.根据权利要求8所述的方法，其中所述HDC电路将输出提供到用于修改到所述粗略ADC的所述参考信号的电路。
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