CN108809319A - 数/模转换器及操作方法 - Google Patents

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Abstract

本发明涉及数/模转换器及操作方法。一种数/模转换器(506)包含加法器(504)，所述加法器(504)具有多个输入及耦合到所述转换器的输出的输出。所述转换器(506)进一步包含多个数/模DAC元件(640)，每一DAC元件(640)具有耦合到所述加法器(504)的输入的输出，且每一DAC元件(640)具有DAC元件输入。多个比较器(620)具有耦合到DAC元件输入的输出。每一比较器(620)的第一输入耦合到所述转换器的所述输入。每一比较器的第二输入选择性地耦合到经预先确定电压及伪随机位序列(PRBS[n])中的一者。

Description

数/模转换器及操作方法
技术领域
本发明涉及数/模转换，且特定来说，涉及数/模转换器及操作方法。
背景技术
增量总和(Δ∑、DS、总和增量、∑Δ)调制是用于将模拟信号编码成数字信号且实施于一些模/数转换器(ADC)中的方法。Δ∑调制还用于将高位计数低频数字信号转换成低位计数更高频数字信号，作为一些数/模转换器(DAC)中将数字信号转换成模拟信号的过程的部分。Δ∑ADC已经发展到其现在适用于转换广泛范围频率内(例如从DC到若干兆赫)的模拟信号的地步。一般来说，Δ∑ADC由过取样调制器接着是数字/抽取滤波器组成，过取样调制器与数字/抽取滤波器一起产生在广泛频率范围内的高分辨率数字流。
Δ∑调制器对Δ∑ADC很重要。Δ∑调制器数字化模拟输入信号且在低频率下减少噪声。Δ∑ ADC实施噪声整形功能，其将低频噪声推向较高频率，其中所述噪声在所关注频带外。噪声整形是Δ∑ADC良好适用于低频高准确度测量的原因中的一个原因。在常规ADC中，模拟信号经集成或使用取样频率取样且随后在多级量化器中经量化成数字信号，这引入量化误差噪声。
Δ∑调制中的第一步骤是Δ调制，借此模拟信号中的变化(其Δ)经编码，而非编码模拟信号的绝对值。结果是脉冲流，如与脉冲码调制情形中的数字流相对照。在Δ∑调制中，调制的准确度通过使数字输出通过1位DAC且将所得模拟信号添加(∑)到输入模拟信号来改进，借此减少由Δ调制引入的误差。
在多位连续时间Δ∑调制器中，DAC静态非匹配及符号间干扰(ISI)引起背景噪声(noise floor)及谐波性能降级。通常，动态元件匹配(DEM)/数据加权平均化(DWA)方案经实施以整形所期望频带外的此噪声。然而，在高速Δ∑ADC中，DEM/DWA块中的额外延迟产生额外环路延迟且引起调制器中的不稳定。
发明内容
一种数/模转换器包含加法器，所述加法器具有多个输入及耦合到所述转换器的输出的输出。所述转换器进一步包含多个数/模(DAC)元件，每一DAC元件具有耦合到所述加法器的输入的输出，且每一DAC元件具有DAC元件输入。多个比较器具有耦合到DAC元件输入的输出。每一比较器的第一输入耦合到所述转换器的所述输入。每一比较器的第二输入选择性地耦合到经预先确定电压及伪随机位序列(PRBS[n])中的一者。
附图说明
图1是实施于模/数转换器(ADC)内的多位Δ∑调制器的框图。
图2是图1的Δ∑调制器的框图。
图3是图2的Δ∑调制器中的ADC的框图。
图4是展示由于图3的DAC中的动态误差及非匹配的依据时钟循环变化的输出信号中的误差的曲线图。
图5是克服图4的曲线图中详细描述的问题的Δ∑调制器的实例的框图。
图6是图5的Δ∑调制器中的DAC的实例的框图。
图7是图5的Δ∑调制器中的估计器的实例的框图。
图8是校正动态误差的Δ∑调制器的实例的框图。
图9是实施于图8的Δ∑调制器中的DAC的实例的框图。
图10是说明校准数/模转换器的方法的流程图。
具体实施方式
如先前所述，增量总和(Δ∑、DS、总和增量、∑Δ)调制是用于将模拟信号编码成数字信号且实施于包含模/数转换器(ADC)及数/模转换器(DAC)的许多应用中的方法。本文的描述专注于实施于ADC中的Δ∑调制，所述ADC称之为Δ∑ ADC。Δ∑调制器首先使用高频Δ∑调制编码模拟信号。接着，Δ∑调制器应用数字滤波器以生成更高分辨率但具有较低取样频率的数字输出。相反地，Δ∑ DAC将高分辨率数字输入信号编码成较低分辨率，但更高取样频率信号被映射到电压。使用模拟滤波器使信号平滑以生成模拟输出信号。在两种情况中，暂时使用较低分辨率信号简化了电路设计并提高了效率。
图1是实施多位Δ∑调制器102的Δ∑模/数转换器(ADC)100的框图。ADC 100包含输入104，其在ADC 100的操作期间从信号或电压源108接收模拟信号VIN。ADC 100具有输出110，其中数字输出信号VOUT在ADC 100的操作期间存在。输出信号VOUT是表示模拟信号VIN的数字信号。在图1的实例中，Δ∑调制器102生成信号120，其是基于正弦模拟信号VIN。信号120具有与模拟信号VIN的振幅成比例的脉冲。举例来说，Δ∑调制器102可使用脉冲密度调制以基于输入104处的输入信号生成信号120。在此实例中，信号120可具有与输入信号的振幅成比例的脉冲密度或平均值。在单位Δ∑调制中(具有仅一个DAC及量化器)，信号120包括脉冲，因为Δ∑调制器102具有仅两个量化电平，其与输入信号VIN的振幅成比例。在多位Δ∑调制中，信号120具有多个量化电平，所以信号120切换接近输出110处的信号电平。本文描述的Δ∑调制器克服由Δ∑调制器中的DAC生成的信号120中的误差。
Δ∑调制器102的输出耦合到数字抽取滤波器124的输入，数字抽取滤波器124包含数字滤波器126及抽取器128。数字滤波器126将信号120转换成模拟输入信号VIN的经取样信号，如由信号130展示。以十分高的速率取样信号130，在许多实例中，所述速率比输入信号VIN的尼奎斯特(Nyquist)速率高得多。抽取器128降低取样速率以生成输出信号134，在图1的实例中，输出信号134是ADC的输出信号VOUT。如图1中展示，输出信号134具有比信号130更低的取样速率。因此，抽取滤波器124通过将输出信号134中的噪声推出输出信号134的频带来减少输出信号134中的噪声。
图2是Δ∑调制器的实例的框图，Δ∑调制器可包含图1的Δ∑调制器102。Δ∑调制器102包含输入202，其耦合到图1的ADC 100的输入104以便接收输入信号VIN。输入202耦合到加法器206，其从输入信号VIN减去信号V21。信号V21可为脉冲式信号，其具有与由调制器102输出的信号V22成比例的振幅。图1的信号120是信号V22的实例。由加法器206生成的信号V23表示输入信号VIN在某一周期内的改变量。更具体来说，输入信号VIN由Δ∑调制器102处理，且从输入信号VIN减去具有与信号V22成比例的振幅的信号V21。因此，信号V23表示输入信号VIN在处理期间或在某一周期期间发生的变化量。
加法器206的输出耦合到Δ∑环路滤波器210的输入，Δ∑环路滤波器210在量化器214之前。滤波器210与量化器214的组合生成具有与信号V23的振幅成比例的振幅的信号。Δ∑调制器102是多位装置，所以其具有若干数据线，每一者表示输出信号VOUT的位。量化器214的输出耦合到DAC 220的输入。DAC 220将从量化器214输出的信号转换成模拟电压V21。前面提及的组件构成负反馈环路，其在所关注频带中在滤波器210中具有高增益，这导致电压V21在所关注频带中几乎等于输入电压VIN。因为电压V22是电压V21的数字表示，所以电压V22在所关注频带中是输入电压VIN的精确数字表示。应注意，电压V22与电压V21匹配的准确度取决于DAC 220的准确度。
图3是图2的多位DAC 220的实例的框图。DAC 220具有耦合到电压V22的输入300，其是经量化信号。DAC 220具有耦合于两个电压V31与V32之间的电阻器网络304。电压V31对应于信号V22中的最高电压(例如，由量化器214产生的最高电压)，且电压V32对应于信号V22中的最低电压(例如，由量化器214产生的最低电压)。在图3的实例中，电阻器网络304具有三个电阻器R31、R32及R33，但电阻器的数目可随着设计选择而变化。节点N31定位于电阻器R31与R32之间且在DAC 220的操作期间具有电压V33。节点N32定位于电阻器R32与R33之间且在DAC 220的操作期间具有电压V34。
多个比较器306具有耦合到输入300的第一输入(非反相输入)及耦合到电阻器网络304中的上述电压的第二输入(反相输入)。第一比较器308具有耦合到电压V31的第二输入，第二比较器310具有耦合到节点N31的第二输入，第三比较器312具有耦合到节点N32的第二输入，且第四比较器314具有耦合到电压V32的第二输入。
比较器306的输出耦合到多个数/模转换器(DAC)320(有时称之为个别DAC元件)的输入。第一DAC 322耦合到第一比较器308的输出，第二DAC 324耦合到第二比较器310的输出，第三DAC 326耦合到第三比较器312的输出，且第四DAC 328耦合到第四比较器314的输出。DAC 320的输出全都耦合到输出电压V21的加法器340。
DAC 320易遭受DAC 320之间的非匹配及符号间干扰(ISI)。这些非匹配及ISI引起信号V21中的误差，其限制图1的ADC 100的性能。ISI产生动态误差，所述动态误差取决于DAC 320的切换模式。用模拟损坏(例如DAC 320的开关之间的电容非匹配及在由ADC 100生成的信号中生成误差的切换偏移)调制动态误差的非线性函数。
图4是展示依据时钟循环变化的图3的输出信号V21中的误差的曲线图400。图3的DAC 320中的非匹配引起静态误差，且符号间干扰(ISI)引起动态误差，如本文描述。曲线图402(虚线)展示依据时间变化的DAC 320的输出信号，其中无误差或作为理想情况。曲线图406展示诱发于信号V21上的误差实例。曲线图410展示实际信号V21，其中曲线图406的误差与曲线图402的理想信号组合。曲线图406展示由DAC 320引入的两个误差：由非匹配引起的静态误差416及由ISI引起的动态误差420。静态误差416发生于其中DAC 320中的至少一个DAC是活动的周期期间。有源DAC在其活动时输出电压，其是由误差416表示的电压。动态误差420发生于DAC从活动到非活动或从非活动到活动状态的转变期间。两个误差都是由于DAC 320中的非匹配。曲线图406的总误差由方程式(1)定义为如下：
总误差＝Δmismatch，i×Di[n]+ΔISI，i×|Di[n]-Di[n-1]|方程式(1)
其中Di[n]是在第n个时钟循环中控制第i个DAC的数字位。当Di[n]等于1时，DAC在第n个时钟循环中是活动的。当Di[n]等于0时，DAC在第n个时钟循环中非活动的。因此，非匹配误差Δmismatch，i仅在DAC是活动或当Di[n]＝1时发生。总误差的此部分可被写为Δmismatch，i×Di[n]。表示从活动到非活动或从非活动到活动转变的函数是|Di[n]-Di[n-1]|，且在每个转变处，ΔISI，i误差被引入，所以此误差的表达式展示为如下的方程式(2)：
ΔISI，i×|Di[n]-Di[n-1]|方程式(2)
Δ∑调制器及下文描述的调制方法取消参考图4描述的误差。
图5是克服图4的曲线图400中详细描述的问题的Δ∑调制器500的实例的框图。总之，执行静态及动态误差的线内背景估计以校正这些误差。所述估计在Δ∑调制器500的关键环路中不会引入额外环路延迟。具有耦合到伪随机位序列(PRBS[n])的输入的额外DAC或DAC元件包含于调制器500中。用PRBS[n]卷积Δ∑调制器500的输出以估计DAC非匹配。
调制器500具有接收模拟信号V51的输入502，其可为图1中的信号VIN。输入502耦合到模拟加法器504。调制器500包含DAC 506，DAC 506包含若干DAC或DAC元件。DAC 508的模拟输出耦合到加法器504的输入使得从输入502处的信号V51减去DAC 508的输出信号V52。加法器504的另一输入耦合到DAC 512的输出，DAC 512具有定位于其中且以类似于图2的DAC 220的方式起作用的多个DAC。因此，DAC 512包含多个个别DAC元件。如下文更详细描述，DAC 508一次代替DAC 512中的一个DAC元件。信号V52由DAC 508输出，信号V53由DAC512输出，且信号V54由加法器504输出。
加法器504的输出耦合到Δ∑环路滤波器516的输入，Δ∑环路滤波器516以与图2的Δ∑环路滤波器210相同的方式起作用。Δ∑环路滤波器516的输出耦合到生成信号V56的量化器518。信号V56输入到DAC 512及校正器520。校正器520从估计器524接收另一输入，如下文更详细描述。校正器520调整Δ∑环路滤波器516(及/或量化器518)的输出以校正图4的动态误差420及静态误差416。校正器520将数字信号输出到显著类似于图1的抽取滤波器124的抽取滤波器528。抽取滤波器528推动信号V56中的噪声使其超过调制器500操作于其中的频带。估计器524接收抽取滤波器528的输出且基于来自抽取滤波器528的输入及由PRBS发生器530生成的PRBS[n]生成用于校正器520的信号。PRBS发生器530还耦合到DAC508的输入。在其它实例中，数字信号发生器(而非PRBS发生器)可实施于调制器500中。
图6是图5的Δ∑调制器500中的DAC 506的实例的框图。DAC 506具有耦合到从量化器518输出的信号V56的第一输入600。另一输入602耦合到PRBS发生器530且接收PRBS[n]。电阻器阵列610耦合于电压V61与电压V62之间，其分别可为PRBS[n]的最高值及接地。电阻器阵列610包含电阻器R61、电阻器R62及电阻器R63。开关阵列612与电阻器阵列610并联耦合以选择性地分流电阻器阵列610中的个别电阻器或使所述个别电阻器短路。开关阵列612包含与电阻器R61并联耦合的开关SW61、与电阻器R62并联耦合的开关SW62及与电阻器R63并联耦合的开关SW63。节点N61定位于电阻器R61与电阻器R62之间，且节点N62定位于电阻器R62与电阻器R63之间。
多个比较器620具有耦合到输入600的第一输入(在图6的实例中是非反相输入)，其耦合到信号V56。比较器620包含第一比较器622、第二比较器624、第三比较器626及第四比较器628。开关阵列632选择性地将比较器620的第二输入(在图6的实例中是反相输入)耦合到输入602或电阻器阵列610。因此，个别比较器的反相输入耦合到PBSR或来自电阻器阵列610的固定电压。开关632包含耦合到第一比较器622的开关SW64、耦合到第二比较器624的开关SW65、耦合到第三比较器626的开关SW66及耦合到第四比较器628的开关SW67。
比较器620的输出耦合到多个DAC 640，多个DAC 640包含第一DAC 642、第二DAC644、第三DAC 646及第四DAC 648。在理想情况中，DAC 640应全都是同样的，这意味着其针对给定输入输出相同电压，且其反应时间是同样的。DAC 640中的一者用作图5的DAC 508，其也被称为额外DAC。DAC 508是经耦合以从PRBS发生器530接收PRBS[n]的DAC。因此，尽管图6包含四个DAC 640及四个比较器620，但其中仅三个用于解码目的。DAC 640中的一者及比较器620中的一者用于校准及/或用于确定DAC 640中的误差，且耦合到PRBS[n]。DAC 640的输出耦合到加法器504的输入，且加法器504的输出是信号V54。
本文描述的开关612及632由处理器654控制，处理器654确定开关612及632的状态。在正常解码下，开关612断开，且开关632经设置以将比较器620的第二输入耦合到电阻器阵列610。如图6中展示，开关SW62闭合且开关SW66经设置以将第三比较器626耦合到输入602以接收PRBS[n]。开关SW62闭合且开关SW66经设置以从解码移除第三比较器626及第三DAC 646，所以第三DAC 646用作图5的DAC 508。剩余比较器及DAC执行解码而不受第三比较器626及第三DAC 646的移除的影响。在此配置中，第三比较器626将取决于PRBS[n]的状态将高(逻辑1)或低(逻辑0)电压输出到第三DAC 646。因此，第三DAC 646应在第三比较器626输出逻辑0时输出零伏特，且第三DAC 646应在第三比较器626输出逻辑1时输出高电压，例如最大电压。如下文描述那样分析信号V54以确定第三DAC 646的静态及/或动态误差，及如下文进一步描述那样校正误差。
图7是图5的估计器524的实例的框图。估计器524在非匹配/ISI响应发生器700处从图5的PRBS发生器530接收PRBS[n]。抽取滤波器528的输出及发生器700的输出经相关在一起以生成传输到校正器520的校正系数。如本文描述，由估计器524生成的校正系数由校正器520使用以消除DAC 506中的DAC元件中的每一者的动态及/或静态误差。在图6的DAC元件640的每个转变期间注入动态误差，使得由PRBS[n]控制的DAC元件(图6中的DAC 646)注入具有波形|PRBS[n]-PRBS[n-1]|的动态误差，其中||表示模函数，如信号V52。信号V52被注入到加法器504中以便从其它信号减去。信号V54经受转移函数STF(n)(信号转移函数)及抽取滤波器转移函数，滤波器(n)。因此，输出信号具有按照方程式(3)的函数，如下：
输出＝-|PRBS[n]-PRBS[n-1]|×Δdynamic，i*stf[n]*filter[n]
方程式(3)
其中Δdynamic，i是当前由PRBS[n]控制的DAC元件i的动态误差。类似地，对于非匹配误差Δmismatch，i，输出信号与PRBS[n]成比例，且具有按照方程式(4)的函数，如下：
输出＝-PRBS[n]×Δmismatch，i*stf[n]*filter[n]方程式(4)
基于方程式(3)及(4)，PRBS[n]的总输出由方程式(5)给定，如下：
总输出＝-|PRBS[n]-PRBS[n-1]|×Δdynamic，i*stf[n]*filter[n]-PRBS[n]×Δmismatch，i*stf[n]*filter[n]+V51*stf[n]*filter[n]方程式(5)
为了确定变量Δdynamic，i，使总输出与|PRBS[n]-PRBS[n-1]|*stf[n]*filter[n]相关。为了确定Δmismatch，i，使总输出与PRBS[n]*stf[n]*filter[n]相关。因为PRBS[n]与|PRBS[n]-PRBS[n-1]|不相关，所以可一起确定两个误差：静态及动态误差。一旦确定了每一DAC元件的Δmismatch，i及Δdynamic，i，就可使用其来在校正器520中校正DAC误差。校正器520可执行的一种此操作由方程式(6)提供，其校正由DAC非匹配引入的误差及动态误差，如下：
输出＝V56+∑Di[n]Δmismatch，i+∑|Di[n]-Di[n-1]|Δdynamic，i方程式(6)
参考图5、6及7描述Δ∑调制器500的操作。PRBS发生器530生成输出到估计器524及DAC 508的PRBS[n]。处理器654确定DAC 640中的哪些将接收PRBS[n]以便用于误差估计，如DAC 508。在图6的实例中，处理器654已闭合开关SW62且将开关SW66置于其中第二比较器626接收PRBS[n]的状态中。PRBS[n]中的个别位将把比较器624的输出驱动到逻辑1或逻辑0电平。
第三DAC 646用作DAC 508，且其理想地在其从比较器626接收逻辑1时输出高电压且在其从比较器626接收逻辑0时输出零伏特。将PRBS[n]对第三DAC 646的影响传递到校正器520作为信号V56。更具体来说，PRBS[n]的影响经编码为由环路滤波器516及量化器518生成的数字数据，其由校正器520接收。最初，尚未分析PRBS[n]的影响，所以不存在传输到校正器520的校正系数。在其中已完成分析的情况中，校正器520将校正应用到由环路滤波器516及量化器518生成的数字数据以抵消静态及/或动态误差。举例来说，校正器520可应用方程式(6)来抵消或校正静态及动态误差。
在图5的实例中，抽取滤波器528定位在校正器520之后以便对已由校正器520校正了的数据执行抽取操作。如上文描述，抽取滤波器528降低取样速率，这减少带内噪声或将数字信号中的噪声推出Δ∑调制器500的工作频带外。估计器524接收由抽取滤波器528输出的信号及PRBS[n]，且基于这两个信号生成校正系数。校正系数可应用到由环路滤波器516生成的个别位。举例来说，在上述过程期间，校正系数基于由PRBS[n]驱动第三DAC 646而应用到数据。
图8是基于互补PRBS[n]校正图4的曲线图406中展示的动态误差420的Δ∑调制器800的实例的框图。动态误差420起因于DAC元件中在时钟信号的转变期间的切换转变，如由图4的曲线图406中的动态误差420展示。Δ∑调制器800包含图5的Δ∑调制器500中的许多相同组件，且这些组件由相同元件符号引用。Δ∑调制器800包含DAC802，其具有DAC元件804及两个额外DAC元件：第一DAC元件810及第二DAC元件812。
第一DAC 810处理PRBS′[n]，且第二DAC 812处理由PRBS发生器530生成的PRBS[n]。DAC元件804、810及812的模拟输出被输入到加法器816。加法器816的输出被输入到加法器504。DAC元件810/812中的一者接收逻辑1信号，且另一DAC元件810/812接收逻辑0信号，所以其输出应相互抵消，从而呈现零伏特。然而，由于DAC元件中的动态误差，DAC 810及812的输出可能不相互抵消。如由曲线图406展示，动态误差420由于ISI非匹配而发生。估计器524确定ISI误差的影响，且针对环路滤波器516的输出的每个位生成校正系数以校正误差。校正器520在抽取滤波器528前应用校正系数，这会减少误差。
图9是DAC 802的实例的框图。DAC 802类似于图6的DAC 512，除了DAC 802包含两个额外DAC元件(在图8中展示为DAC元件810及812)之外。一个DAC元件处理PRBS[n]，且另一DAC元件处理PRBS′[n]。DAC 802包含耦合到信号V56的输入900。输入902耦合到PRBS′[n]，且输入904耦合到PRBS[n]。输入900耦合到多个比较器912的第一输入。在图9的实例中，第一输入是比较器912的非反相输入。比较器912包含第一比较器914、第二比较器916、第三比较器918、第四比较器920及第五比较器922。
电阻器阵列928耦合于电压V91与电压V92之间。电压V91可与PRBS[n]的最高电压相同，且电压V92可为接地。电阻器阵列928包含四个电阻器，个别地称为R91、R92、R93及R94。多个节点定位在电阻器阵列928中。节点N91耦合到电压V91，节点N92耦合于电阻器R91与电阻器R92之间，节点N93耦合于电阻器R92与电阻器R93之间，节点N94耦合于电阻器R93与电阻器R94之间，且节点N95耦合到源V92。
多个开关930将比较器912的第二输入(反相输入)耦合到信号V56、PRBS[n]或PRBS′[n]。开关包含耦合到第一比较器914的开关SW91、耦合到第二比较器916的开关SW92、耦合到第三比较器918的开关SW93、耦合到第四比较器920的开关SW94及耦合到第五比较器922的开关SW95。多个开关934与电阻器阵列928中的个别电阻器并联耦合，且分流电阻器阵列928中的个别电阻器或使电阻器阵列928中的个别电阻器短路。开关SW96与电阻器R91并联耦合，开关SW97与电阻器R92并联耦合，开关SW98与电阻器R93并联耦合，且开关SW99与电阻器R94并联耦合。处理器936控制开关SW91到SW99的状态。
比较器912的输出耦合到多个DAC元件940的输入。第一DAC元件942耦合到第一比较器914的输出，第二DAC元件944耦合到第二比较器916的输出，第三DAC元件946耦合到第三比较器918的输出，第四DAC元件948耦合到第四比较器920的输出，且第五DAC元件950耦合到第五比较器922的输出。DAC元件942的输出耦合到加法器816的输入。
在实例DAC 802中，第四DAC元件948处理PRBS′[n]，且第五DAC元件950处理PRBS[n]，如由通过处理器936设置的开关SW94及SW95的状态注释。更具体来说，DAC元件948及950将PRBS′[n]及PRBS[n]转换成模拟信号。处理器936还闭合开关SW98及SW99使得电阻器R93及R94不干扰信号V91。因为PRBS[n]与PRBS′[n]互补，所以其组合用作脉冲函数，其在应用到图8的估计器524时确定DAC元件948及950中的动态误差或ISI。在后续处理期间，其它DAC元件处理PRBS[n]及PRBS′[n]以确定这些其它DAC元件中的动态误差。应注意，在加入互补PRBS[n]的情况下，注入到调制器800中的所得额外信号十分小(处理PRBS[n]及PRBS′[n]的DAC元件之间的非匹配)。因此，额外信号不会在很大程度上改变系统特性。还应注意，在图8及9的DAC配置下，模函数不会因添加处理PRBS′[n]及PRBS[n]的DAC而被更改，且经估计误差是DAC元件非匹配的真正表示。
图10是说明校准数/模转换器(例如图6的DAC 506)的方法的流程图。流程图的框1000包含将第一DAC元件从DAC的输入解耦。框1002包含将第一DAC元件耦合到数字信号。框1004包含使用第一DAC元件将数字信号转换成模拟信号。框1006包含响应于模拟信号分析Δ∑滤波器的输出，其中分析确定由第一DAC元件执行的数/模转换中的至少一个误差。框1008包含响应于Δ∑转换器的输出的分析将校正系数应用到Δ∑转换器的输出，其中校正系数补偿第一DAC元件的输出中的至少一个误差。
虽然在本文详细描述了组件表及定向方法的一些实例，但应理解，本发明概念可以其它方式不同地体现及采用，且所附权利要求书希望被解释为包含此类变化，除了由现有技术所限制之外。

Claims (19)

1.一种数/模转换器，其包括：
加法器，其具有多个输入及一个输出；所述加法器的所述输出耦合到所述转换器的输出；
多个数/模DAC元件，每一DAC元件具有耦合到所述加法器的输入的输出，且每一DAC元件具有DAC元件输入；及
多个比较器，每一比较器的输出耦合到单个DAC元件输入，每一比较器的第一输入耦合到所述转换器的所述输入，每一比较器的第二输入选择性地耦合到经预先确定电压输入及伪随机位序列(PRBS[n])输入中的一者。
2.根据权利要求1所述的转换器，其进一步包括处理器，所述处理器可操作以选择所述多个比较器第二输入中的哪一比较器第二输入选择性地耦合到所述经预先确定电压或所述PRBS[n]。
3.根据权利要求2所述的转换器，其中所述处理器可操作以将所述多个比较器中的一者的第二输入耦合到所述PRBS[n]同时将所述一个比较器的所述第二输入从所述经预先确定电压解耦。
4.根据权利要求2所述的转换器，其中所述处理器可操作以选择性地将第一比较器的第二输入耦合到所述PRBS[n]且同时选择性地将第二比较器的所述第二输入耦合到所述PRBS[n]的补集。
5.根据权利要求1所述的转换器，其进一步包括电阻性网络，所述电阻性网络具有多个节点，每一节点提供选择性地耦合到所述多个比较器的所述第二输入中的每一者的经预先确定电压。
6.根据权利要求5所述的转换器，其进一步包括多个开关，每一开关与所述电阻性网络中的个别电阻器并联耦合，其中个别开关可操作以使耦合到比较器的第二输入的个别电阻器分流。
7.根据权利要求1所述的转换器，其进一步包括电阻性网络，所述电阻性网络可操作以提供所述多个经预先确定电压，其中每一比较器的所述第二输入选择性地耦合到：所述电阻性网络的至少一个经预先确定电压、所述PRBS[n]或所述PRBS[n]的所述补集。
8.根据权利要求7所述的转换器，其进一步包括多个开关，每一开关与所述电阻性网络中的个别电阻器并联耦合，其中所述个别开关可操作以使耦合到比较器的第二输入的个别电阻器分流，所述比较器具有耦合到所述PRBS[n]或所述PRBS[n]的所述补集的第二输入。
9.一种ΔΣ调制器，其包括：
环路滤波器，其具有滤波器输入及滤波器输出；
数字信号发生器，其可操作以生成数字信号；
数/模转换器DAC，其包括：
数字输入，其耦合到所述滤波器输出；
模拟输出，其耦合到所述滤波器输入；
多个比较器，每一比较器具有耦合到所述数字输入的第一输入，且每一比较器具有选择性地耦合到所述数字信号及经预先确定电压中的一者的第二输入；
多个DAC元件，每一DAC元件的输入耦合到所述多个比较器中的一者的输出，且所述多个DAC元件的所述输出耦合到所述模拟输出；及
校正器，其耦合到所述滤波器输出，所述校正器可操作以将校正系数应用于所述滤波器输出；及
估计器，其耦合到所述校正器及所述数字信号发生器，所述估计器可操作以响应于比较器耦合到所述数字信号及从所述经预先确定电压解耦而生成所述校正系数。
10.根据权利要求9所述的调制器，其进一步包括耦合于所述校正器与所述估计器之间的抽取滤波器。
11.根据权利要求9所述的调制器，其中所述数字信号发生器是伪随机位序列发生器，且所述数字信号是伪随机位序列。
12.根据权利要求9所述的调制器，其中所述校正系数补偿由至少一个DAC元件引起的误差。
13.根据权利要求12所述的调制器，其中所述校正系数补偿至少一个DAC元件中的静态误差。
14.根据权利要求12所述的调制器，其中所述校正系数补偿至少一个DAC元件中的动态误差。
15.根据权利要求9所述的调制器，其进一步包括开关，所述开关可操作以选择性地将第一比较器的所述第二输入耦合到所述数字信号且选择性地将第二比较器的所述第二输入耦合到所述数字信号的所述补集，且其中所述估计器可操作以响应于耦合到所述第一比较器的所述输出的第一DAC元件的所述输出及耦合到所述第二比较器的所述输出的第二DAC元件的所述输出生成所述校正系数。
16.一种校准ΔΣ调制器的方法，所述ΔΣ调制器具有ΔΣ滤波器及具有多个DAC元件的反馈数/模转换器DAC，所述方法包括：
将第一DAC元件从所述DAC的输入解耦；
将所述第一DAC元件耦合到数字信号；
使用所述第一DAC元件将所述数字信号转换成模拟信号；
响应于所述模拟信号分析所述ΔΣ滤波器的所述输出，所述分析确定在由所述第一DAC元件执行的所述数/模转换中的至少一个误差；及
响应于ΔΣ转换器的所述输出的所述分析将校正系数应用于所述ΔΣ转换器的所述输出，所述校正因数补偿所述第一DAC元件的所述输出中的所述至少一个误差。
17.根据权利要求16所述的方法，其中所述数字信号是伪随机位序列。
18.根据权利要求16所述的方法，其进一步包括：
将所述第一DAC元件重新耦合到所述DAC的所述输入；
将第二DAC元件从所述DAC的输入解耦；
将所述第二DAC元件耦合到所述数字信号；
使用所述第二DAC元件将所述数字信号转换成模拟信号；及
响应于由所述第二DAC元件生成的所述模拟信号分析所述ΔΣ滤波器的所述输出，所述分析确定在由所述第二DAC元件执行的所述数/模转换中的至少一个误差；
且
其中所述应用进一步包含响应于所述分析将校正系数应用于所述ΔΣ转换器的所述输出，所述校正系数补偿由所述第二DAC元件生成的所述至少一个误差。
19.根据权利要求16所述的方法，其进一步包括：
将第二DAC元件从所述DAC的输入解耦；
将所述第二DAC元件耦合到所述数字信号的所述补集；
使用所述第二DAC元件将所述数字信号的所述补集转换成模拟信号；
将由所述第一DAC元件生成的所述模拟信号加到由所述第二DAC元件生成的所述模拟信号以生成累加模拟信号；
响应于所述累加模拟信号分析所述ΔΣ滤波器的所述输出，所述分析确定在由所述第一DAC元件及所述第二DAC元件执行的所述数/模转换中的至少一个误差；
且
其中应用校正系数包含响应于所述累加模拟信号响应于所述ΔΣ滤波器的所述输出的所述分析将校正信号应用到所述ΔΣ转换器的所述输出。
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