CN103688503B - 一种改善复信号iq路正交性的方法、设备和系统 - Google Patents
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Abstract
本发明实施例提供一种改善复信号IQ路正交性的方法、设备和系统，涉及通信技术领域，在提高两路信号之间的正交性的同时，降低系统实现成本以及设计和调测难度，该方法包括：ADC接收I路模拟信号和Q路模拟信号；该ADC根据第一调整时延调整第一采样时钟得到第二采样时钟，利用该第二采样时钟对该I路模拟信号采样得到I路模拟信号采样点，并将该I路模拟信号采样点转换为I路数字信号；和/或，该ADC根据第二调整时延调整该第一采样时钟得到第三采样时钟，利用该第三采样时钟对该Q路模拟信号采样得到Q路模拟信号采样点，并将该Q路模拟信号采样点转换为Q路数字信号。本发明实施例用于改善复信号IQ路正交性。
Description
技术领域
本发明涉及通信技术领域，尤其涉及一种改善复信号IQ路正交性的方法、设备和系统。
背景技术
在复中频系统中，随着信号带宽的加大，信号中频频率的提高，对信号的正交性要求也随之不断提高，因此，在模拟信号通过ADC（Analog-to-Digital Converter，模数转换器）转化为数字信号的场景下，由正交解调器输出的两路正交信号（通常称为In-phase component（同相相位分量，简称I路信号）和Quadrature phase component（正交相位分量，简称Q路信号））在信号传输的过程中要保持正交性，但是正交解调器是由模拟电路实现的，无法做到绝对的正交，即两路信号产生了信号延迟，并且，在信号传输的过程中也会产生信号延时，从而进一步恶化了两路正交信号的正交性。
现有技术中，主要通过选用正交性能更好的正交解调器或者通过精细化仿真和反复调测的方法来改善正交信号正交性恶化的情况，但是这样做会提高系统的成本和设计难度，同时会增加系统硬件的调测难度。
发明内容
本发明的实施例提供一种改善复信号IQ路正交性的方法、设备和系统，在提高复信号IQ路之间的正交性的同时，降低系统实现成本以及设计和调测难度。
第一方面，提供一种改善复信号IQ路正交性的方法，包括：
模数转换器（ADC）接收I路模拟信号和Q路模拟信号；
所述ADC根据第一调整时延调整第一采样时钟得到第二采样时钟，利用所述第二采样时钟对所述I路模拟信号采样得到I路模拟信号采样点，并将所述I路模拟信号采样点转换为I路数字信号；和/或，
所述ADC根据第二调整时延调整所述第一采样时钟得到第三采样时钟，利用所述第三采样时钟对所述Q路模拟信号采样得到Q路模拟信号采样点，并将所述Q路模拟信号采样点转换为Q路数字信号；其中，所述第一调整时延和所述第二调整时延用于使所述I路模拟信号采样点与所述Q路模拟信号采样点正交。
第一方面的第一种可能的实现方式中，还包括接收所述第一调整时延和/或所述第二调整时延。
结合第一方面或第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述ADC根据第一调整时延调整第一采样时钟得到第二采样时钟，利用所述第二采样时钟对所述I路模拟信号采样得到I路模拟信号采样点，并将所述I路模拟信号采样点转换为I路数字信号；和/或，所述ADC根据第二调整时延调整所述第一采样时钟得到第三采样时钟，利用所述第三采样时钟对所述Q路模拟信号采样得到Q路模拟信号采样点，并将所述Q路模拟信号采样点转换为Q路数字信号之后，还包括：
所述ADC通过位于所述ADC内部的先入先出（FIFO）队列单元将所述I路数字信号和所述Q路数字信号输出，并输出给运算控制设备以采集所述I路数字信号和所述Q路数字信号，接收所述运算控制设备所发的调整所述I路数字信号和/或所述Q路数字信号的读指针地址的调整指令，所述调整指令是在所述运算控制设备在同一时刻相同读指针地址从所述FIFO队列单元采集的所述I路数字信号和所述Q路数字信号的信号数据偏移时发出的。
结合第一方面以及第一种可能的实现方式和第二种可能的实现方式，在第三种可能的实现方式中，所述ADC将自身的时延初始值置0，这样，ADC可以利用所述第一采样时钟对I路模拟信号和Q路模拟信号采样，进而获得I路模拟信号和Q路模拟信号之间的时延差，其中，所述时延初始值可以为所述ADC对所述I路模拟信号和Q路模拟信号进行首次采样的时延调整时间。
第二方面，提供一种改善复信号IQ路正交性的方法，包括：
运算控制设备采集模数转换器（ADC）对I路模拟信号和Q路模拟信号采样后输出的I路数字信号和Q路数字信号；
所述运算控制设备根据所述I路数字信号和所述Q路数字信号计算出第一调整时延并将所述第一调整时延发送至ADC，则所述ADC根据所述第一调整时延调整所述第一采样时钟得到第二采样时钟，并利用所述第二采样时钟对所述I路模拟信号采样得到I路模拟信号采样点；和/或，
所述运算控制设备根据所述I路数字信号和所述Q路数字信号计算出第二调整时延，所述运算控制设备将所述第二调整时延发送至ADC，则所述ADC根据所述第二调整时延调整所述第一采样时钟得到第三采样时钟，并利用所述第三采样时钟对所述Q路模拟信号采样得到Q路模拟信号采样点。
第二方面的第一种可能的实现方式中，还包括：所述运算控制设备通过位于所述ADC内的先入先出（FIFO）队列单元采集所述I路数字信号和所述Q路数字信号，在确定从所述FIFO队列单元在同一时刻相同读指针地址采集的所述I路数字信号和所述Q路数字信号的信号数据偏移时，向所述ADC发送调整指令，以调整所述I路数字信号和/或所述Q路数字信号的读指针地址。
结合第二方面或第二方面的第一种可能的实现方式，在第二种可能的实现方式中，将所述第一调整时延和/或所述第二调整时延写入非易失性存储器。
第三方面，提供一种模数转换器，包括：输入接口，用于接收I路模拟信号和Q路模拟信号；
输入接口，用于接收I路模拟信号和Q路模拟信号；
第一时延调整单元，用于根据第一调整时延调整第一采样时钟得到第二采样时钟；
第二时延调整单元，用于根据第二调整时延调整第一采样时钟得到第三采样时钟；
第一内核单元，用于利用所述第二采样时钟对所述输入接口接收的I路模拟信号采样得到I路模拟信号采样点，并将所述I路模拟信号采样点转换为I路数字信号；
第二内核单元，用于利用所述第三采样时钟对所述输入接口接收的Q路模拟信号采样得到Q路模拟信号采样点，并将所述Q路模拟信号采样点转换为Q路数字信号；
其中，所述第一调整时延和所述第二调整时延用于使所述I路模拟信号采样点和所述Q路模拟信号采样点正交。
第三方面第一种可能的实现方式中，还包括第一时延调整接口和第二时延调整接口，
所述第一时延调整接口，用于接收第一调整时延；
所述第二时延调整接口，用于接收第二调整时延。
结合第三方面或第三方面第一种可能的实现方式，在第二种可能的实现方式中，还包括：
第一先入先出（FIFO）队列单元，与所述第一内核单元相连，用于将所述I路数字信号输出，并输出给运算控制设备以采集所述I路数字信号，接收所述运算控制设备所发的调整所述I路数字信号和/或所述Q路数字信号的读指针地址的调整指令；
第二先入先出队列单元，与所述第二内核单元相连，用于将所述Q路数字信号输出，并输出给运算控制设备以采集所述Q路数字信号，接收所述运算控制设备所发的调整所述I路数字信号和/或所述Q路数字信号的读指针地址的调整指令；
所述调整指令是在所述运算控制设备在同一时刻相同读指针地址从所述FIFO队列单元采集的所述I路数字信号和所述Q路数字信号的信号数据偏移时发出的。
结合第三方面或第三方面第一种可能的实现方式或第二种可能的实现方式，在第三种可能的实现方式中，所述第一时延调整单元和所述第二时延调整单元的时延初始值为0，所述时延初始值可以为所述ADC对所述I路模拟信号和Q路模拟信号进行首次采样的时延调整时间。
结合第三方面以及第三方面第一种可能的实现方式、第二种可能的实现方式和第三种可能的实现方式，在第四种可能的实现方式中，还包括：寄存器配置旁路，用于对第一时延调整单元和第二时延调整单元进行旁路。
第四方面，提供一种运算控制设备，包括：
采集单元，用于采集模数转换器（ADC）对I路模拟信号和Q路模拟信号采样后输出的I路数字信号和Q路数字信号；
运算单元，用于根据所述I路数字信号和所述Q路数字信号运算出第一调整时延和/或第二调整时延；
发送单元，用于在所述运算单元运算出第一调整时延时，将所述第一调整时延发送至所述ADC，以使得所述ADC根据所述第一调整时延调整所述第一采样时钟得到第二采样时钟，并利用所述第二采样时钟对所述I路模拟信号采样得到I路模拟信号采样点；或者，
在所述运算单元运算出第二调整时延时，将所述第二调整时延发送至所述ADC，以使得所述ADC根据所述第二调整时延调整所述第一采样时钟得到第三采样时钟，并利用所述第三采样时钟对所述Q路模拟信号采样得到Q路模拟信号采样点；或者，
在所述运算单元运算出第一调整时延时和第二调整时延时，将所述第一调整时延和所述第二调整时延发送至所述ADC，以使得所述ADC根据所述第一调整时延调整所述第一采样时钟得到第二采样时钟，根据所述第二调整时延调整所述第一采样时钟得到第三采样时钟，并利用所述第二采样时钟对所述I路模拟信号采样得到I路模拟信号采样点，利用所述第三采样时钟对所述Q路模拟信号采样得到Q路模拟信号采样点；其中，所述第一调整时延和第二调整时延用于使所述I路模拟信号采样点和所述Q路模拟信号采样点正交。
第四方面第一种可能的实现方式中，所述发送单元，还用于通过位于所述ADC内的先入先出（FIFO）队列单元在同一时刻相同读指针地址采集所述I路数字信号和所述Q路数字信号，在确定采集的所述I路数字信号和所述Q路数字信号的信号数据偏移时，向所述ADC发送调整指令，以调整所述I路数字信号和/或所述Q路数字信号的读指针地址。
结合第四方面或第四方面第一种可能的实现方式，在第二种可能的实现方式中，还包括：所述运算控制设备为现场可编程门阵列FPGA或者数字信号处理器DSP；或者，
所述运算控制设备的采集单元为FPGA或者DSP，所述运算控制设备的运算单元和发送单元包含在单板上的中央处理器（CPU）中；或者，
所述运算控制设备采集单元为FPGA或者DSP，所述运算控制设备的运算单元为个人计算机PC，所述运算控制设备的发送单元包含在单板上的CPU中。
结合第二种可能的实现方式，在第三种可能的实现方式中，所述发送单元包含在单板上的CPU中时，还用于将所述第一调整时延和/或所述第二调整时延写入非易失性存储器。
第五方面，提供一种接收机，包括：上述第三方面的提供的模数转换器和第四方面提供的运算控制设备。
第六方面，提供一种通信系统，包括：上述第五方面提供的接收机。
通过上述方案，将接收的I路模拟信号和Q路模拟信号利用第二采样时钟和第三采样时钟采样得到I路模拟信号采样点和Q路模拟信号采样点，并将I路模拟信号采样点和Q路模拟信号采样点转换为I路数字信号和Q路数字信号，这样，在提高两路信号正交性的同时，降低了系统的实现成本以及设计和调测难度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的一种改善复信号IQ路正交性的方法示意图；
图2为本发明实施例提供的另一种改善复信号IQ路正交性的方法示意图；
图3为本发明实施例提供的另一种改善复信号IQ路正交性的方法示意图；
图4为本发明实施例提供的一种ADC的结构示意图；
图5为本发明实施例提供的另一种ADC的结构示意图；
图6为本发明实施例提供的另一种ADC的结构示意图；
图7为本发明实施例提供的一种运算控制设备的结构示意图；
图8为本发明实施例提供的一种接收机；
图9a为本发明实施例提供的一种模拟信号采样点的参考示意图；
图9b为本发明实施例提供的另一种模拟信号采样点的参考示意图；
图10a为本发明实施例提供的一种调整读指针地址的参考示意图;
图10b为本发明实施例提供的另一种调整读指针地址的参考示意图；
图11为本发明实施例提供的一种计算调整时延的参考示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种改善复信号IQ路正交性的方法，如图1所示，该方法的执行主体为ADC，包括：
S101、ADC接收I路模拟信号和Q路模拟信号。
其中，该ADC用于通过采样将连续变量的模拟信号转换为更容易储存、处理和发送的离散的数字信号。
例如，ADC接收从正交解调器发送并分别经过数控衰减器和抗混叠滤波器后的I路模拟信号和Q路模拟信号。
S102、该ADC根据第一调整时延调整第一采样时钟得到第二采样时钟，利用该第二采样时钟对该I路模拟信号采样得到I路模拟信号采样点，并将该I路模拟信号采样点转换为I路数字信号；和/或，
该ADC根据第二调整时延调整该第一采样时钟得到第三采样时钟，利用该第三采样时钟对该Q路模拟信号采样得到Q路模拟信号采样点，并将该Q路模拟信号采样点转换为Q路数字信号。
其中，该第一调整时延和该第二调整时延用于使该I路模拟信号采样点与该Q路模拟信号采样点正交。
进一步地，在步骤S102之前，该方法还可以包括：接收第一调整时延和/或第二调整时延。
可选地，ADC将自身的时延初始值置0，并利用该第一采样时钟对I路模拟信号和Q路模拟信号采样；其中，该时延初始值为该ADC对该I路模拟信号和Q路模拟信号进行首次采样的时延调整时间，例如，若该I路模拟信号采样的时延初始值为1秒，而Q路模拟信号采样的时延初始值为0，则对I路模拟信号采样的时钟比对Q路模拟信号采样的时钟延迟1秒，这里只是举例说明，本发明对此不作限定。
需要说明的是，ADC中的时延初始值可以都置0，也可以一个置0，另一个不置0，还可以是其他值，并且若I路模拟信号和Q路模拟信号采样的时延初始值不同，则对I路模拟信号和Q路模拟信号采样的时钟也不同，本发明对此不作限定，但是不论时延初始值为何值，在后续的时延调整中都会将该I路模拟信号和Q路模拟信号的初始值时延的差值抵消，例如，I路模拟信号采样的时延初始值为X，Q路模拟信号采样的时延初始值为Y，X比Y滞后一个周期而无法保持两路信号的正交性，现将两路信号调整至Z才能保持两路信号的正交性，且X和Y都滞后于Z，则在后续获得的第二调整时延相对于获得的第三调整时延向前多调整一个周期，从而保持两路信号的正交，这里只是举例说明，本发明实施例并不局限于此，本发明实施例是以ADC中的时延初始值都置0为例进行说明的。
具体地调整方式可以包括以下两种：
一种是通过调整I路模拟信号的第一采样时钟得到第二采样时钟，通过该第二采样时钟对该I路模拟信号采样并转换得到的I路数字信号，与没有进行时延调整的Q路模拟信号采样并转换得到的Q路数字信号正交。或者，
通过调整Q路模拟信号的第一采样时钟得到第三采样时钟，通过该第三采样时钟对该Q路模拟信号采样并转换得到的Q路数字信号，与没有进行时延调整的I路模拟信号采样并转换得到的I路数字信号正交。
另一种是同时调整I路模拟信号和Q路模拟信号的第一采样时钟分别得到第二采样时钟和第三采样时钟，通过该第二采样时钟对该I路模拟信号采样并转换得到的I路数字信号，与通过第三采样时钟对Q路模拟信号采样并转换得到的Q路数字信号正交。
示例地，在实际的信号传输过程中，信号会由于一些信号处理设备（例如信号衰减器、信号放大器和抗混叠滤波器等）的作用产生不同的时延，造成I路模拟信号和Q路模拟信号在同一采样时钟被采样的采样点发生偏移，示例地，参考图9a进行说明，其中，图中所示的向上的箭头表示I路模拟信号被采样的时刻，向下的箭头表示Q路模拟信号被采样的时刻，横轴线表示采样时钟，A点和B点分别表示I路模拟信号和Q路模拟信号在同一采样时刻被采样的两个采样点，当I路模拟信号和Q路模拟信号发生延时时，则ADC在同一采样时刻采样I路模拟信号的采样点为C点，采样Q路模拟信号的采样点为D点，由图中可以看出，C点和D点因为信号时延的存在分别与A点和B点发生了偏移，从而影响了转换后的I路数字信号与Q路数字信号的正交性。
本发明实施例中ADC根据得到的第一调整时延调整第一采样时钟得到第二采样时钟，第二调整时延调整第一采样时钟得到第三采样时钟，参考图9b进行说明，其中，图中所示的向上的箭头表示I路模拟信号被采样的时刻，向下的箭头表示Q路模拟信号被采样的时刻，横轴线表示采样时钟，A点和B点分别表示I路模拟信号和Q路模拟信号在同一采样时刻被采样的两个采样点，C点和D点分别表示I路模拟信号和Q路模拟信号发生延时时同一采样时刻被采样的采样点，这样，运算控制模块在采集I路数字信号和Q路数字信号后，根据该I路数字信号和Q路数字信号分别得到第二采样时钟和第三采样时钟，并发送至ADC，以便于ADC在第二采样时钟对I路模拟信号采样时，I路模拟信号被采样的采样点调整到了A点，ADC在第三采样时钟对Q路模拟信号采样时，Q路模拟信号被采样的采样点调整到了B点，保证了ADC在第二采样时钟对I路模拟信号在A点进行采样，同样地，也保证了ADC在第三采样时钟对Q路模拟信号在B点进行采样。
进一步地，采用上述方法得到的I路数字信号和Q路数字信号，虽然保持了I路数字信号和Q路数字信号的正交性，却由于对I路模拟信号和Q路模拟信号采样的时钟（即第二采样时钟和第三采样时钟）不同，使得ADC在同一时刻相同读指针地址读取I路数字信号和Q路数字信号时，可能无法同时读取对I路模拟信号在第二采样时钟采样的采样点和对Q路模拟信号在第三采样时钟采样的采样点，也就无法保持该ADC输出后的I路数字信号和Q路数字信号的正交性，因此，基于上述方法步骤，若运算控制设备确定所采集的ADC在同一时刻相同读指针地址读取的I路数字信号和Q路数字信号的信号数据偏移时，该方法还包括：
该ADC通过位于该ADC内部的FIFO（First Input First Output，先入先出队列）单元将该I路数字信号和该Q路数字信号输出，并输出给运算控制设备以采集该I路数字信号和该Q路数字信号，接收该运算控制设备所发的调整该I路数字信号和该Q路数字信号的读指针地址的调整指令，
其中，该调整指令是在该运算控制设备所采集的ADC在同一时刻相同读指针地址从该FIFO队列单元读取的该I路数字信号和该Q路数字信号的信号数据偏移（也即不正交）时发出的；该信号数据偏移为所采集的所述I路数字信号和Q路数字信号的采样周期数不同，也可为运算控制设备根据采集的I路数字信号和Q路数字信号的相位差不为90度，从而确定该I路数字信号和Q路数字信号没有保持正交，进而确定采集的该I路数字信号和该Q路数字信号的信号数据偏移。
具体地，在执行延时调整后，分两种情况进行说明：第一种情况如图10a所示，不需要FIFO指针调整；第二种情况如图10b所示，需要进行fifo指针调整。下面针对上述两种情况分别进行具体描述。
图10a中，I路数字信号的采样时钟为第二采样时钟，Q路数字信号的采样时钟为第三采样时钟，其中，I0、I1、I2为I路数字信号根据第二采样时钟连续采样的3个信号数据，Q0、Q1、Q2为Q路数字信号根据第三采样时钟连续采样的3个信号数据，I-FIFO表示I路数字信号对应的第一FIFO队列单元，Q-FIFO表示Q路数字信号对应的第二FIFO队列单元，a点为I-FIFO和Q-FIFO的写启动信号的到达时刻，b点为I路数字信号接收到写启动信号后开始写I路数字信号数据的时刻，c点为Q路数字信号接收到写启动信号后开始写Q路数字信号数据的时刻，n为读指针地址，由于进行了延时调整，类似I0Q0、I1Q1、I2Q2这样成对（I路数字信号数据与Q路数字信号数据的下标相同）的信号数据正交，当FIFO写启动信号在a点位置到达时，只要在同一时刻相同读指针地址读取I路数字信号和Q路数字信号的信号数据，总能得到类似I0Q0、I1Q1、I2Q2这样成对的信号数据。因此，不需要进行FIFO指针的调整。
需要说明的是，上述的当FIFO写启动信号在a点位置到达只是举例说明，本发明实施例并不局限于此，在实际应用中，只要FIFO写启动信号的到达位置能够保证在同一时刻相同读指针地址读取I路数字信号和Q路数字信号的信号数据为成对的正交的信号数据都在本发明的保护范围内。
图10b中，I路数字信号的采样时钟为第二采样时钟，Q路数字信号的采样时钟为第三采样时钟，其中，I0、I1、I2为I路数字信号根据第二采样时钟连续采样的3个信号数据，Q0、Q1、Q2为Q路数字信号根据第三采样时钟连续采样的3个信号数据，I-FIFO表示I路数字信号对应的第一FIFO队列单元，Q-FIFO表示Q路数字信号对应的第二FIFO队列单元，a点为I-FIFO和Q-FIFO的写启动信号的到达时刻，b点为I路数字信号接收到写启动信号后开始写I路数字信号数据的时刻，c点为Q路数字信号接收到写启动信号后开始写Q路数字信号数据的时刻，n为读指针地址，由于进行了延时调整，类似I0Q0、I1Q1、I2Q2这样成对（I路数字信号数据与Q路数字信号数据的下标相同）的信号数据正交。当FIFO写启动信号在图示a点位置到达，则在同一时刻相同读指针地址读取I路数字信号和Q路数字信号的信号数据，得到的是类似I1Q0、I2Q1这样不成对（即I路数字信号数据与Q路数字信号数据的下标不同）的信号数据，也就无法得到正交的信号数据，需要进行FIFO指针的调整。具体的，可以调整Q-FIFO的读指针地址，使得当读取I路数字信号的I1信号数据时，在同一时刻相同读指针地址读取Q路数字信号时保证读取到Q1信号数据，从而得到了成对的正交性较好的信号数据。
需要说明的是，上述实施例中调整Q-FIFO的读指针地址只是举例说明，本发明实施例并不局限于此，还可以通过调整I-FIFO的读指针地址从而得到了成对的正交的信号数据，当然，也可以同时调整I-FIFO和Q-FIFO，只要能够得到成对的正交的信号数据的调整方式都在本发明的保护范围内。
上述的方法实施例的执行主体为ADC，采用上述方法，在提高两路信号正交性的同时，降低了系统的实现成本以及设计和调测难度。
本发明实施例提供另一种改善复信号IQ路正交性的方法，如图2所示，该方法的执行主体为运算控制设备，包括：
S201、运算控制设备采集ADC对I路模拟信号和Q路模拟信号采样后输出的I路数字信号和Q路数字信号。
S202、运算控制设备根据该I路数字信号和该Q路数字信号计算出第一调整时延并将该第一调整时延发送至ADC，则该ADC根据该第一调整时延调整该第一采样时钟得到第二采样时钟，并利用该第二采样时钟对该I路模拟信号采样得到I路模拟信号采样点；和/或，
该运算控制设备根据该I路数字信号和该Q路数字信号计算出第二调整时延，该运算控制设备将该第二调整时延发送至ADC，则该ADC根据该第二调整时延调整该第一采样时钟得到第三采样时钟，并利用该第三采样时钟对该Q路模拟信号采样得到Q路模拟信号采样点。
可选地，运算控制设备将该第一调整时延和/或该第二调整时延写入非易失性存储器。
具体地计算过程参考图11进行说明，如图11所示，图11表示I+jQ的幅频特性图，横轴表示ADC的采样频率（FS），纵轴表示信号幅度，主信号区域的面积表示信号本身的能量，镜像信号区域的面积表示镜像信号的能量，其中，镜像信号是由于I路数字信号和Q路数字信号不正交产生的，且主信号区域与镜像信号区域是关于二分之FS对称的，由于主信号能量与镜像信号能量的比值与I路数字信号和Q路数字信号距正交偏差的时延相对应，因此，可以根据主信号能量与镜像信号能量的比值得到I路数字信号和Q路数字信号距正交偏差的时延。
进一步地，通过I路数字信号和Q路数字信号距正交偏差的时延可以确定第一调整时延和第二调整时延，具体地，运算控制设备可以只确定第一调整时延，且最终得到的I路模拟信号采样点与没有进行时延调整得到的Q路模拟信号采样点正交；或者，运算控制设备可以只确定第二调整时延，且最终得到的Q路模拟信号采样点与没有进行时延调整得到的I路模拟信号采样点正交；
运算控制设备还可以同时确定第一调整时延和第二调整时延，且调整并得到的I路模拟信号采样点和Q路模拟信号采样点正交。本发明对此不作限定。
可选地，运算控制设备将该第一调整时延发送至ADC，则该ADC根据该第一调整时延调整该第一采样时钟得到第二采样时钟，并利用该第二采样时钟对该I路模拟信号采样得到I路模拟信号采样点；或者，
运算控制设备将该第二调整时延发送至ADC，则该ADC根据该第二调整时延调整该第一采样时钟得到第三采样时钟，并利用该第三采样时钟对该Q路模拟信号采样得到Q路模拟信号采样点；或者，
运算控制设备将该第一调整时延和该第二调整时延都发送至该ADC，则该ADC根据该第一调整时延调整该第一采样时钟得到第二采样时钟，根据该第二调整时延调整该第一采样时钟得到第三采样时钟，并利用该第二采样时钟对该I路模拟信号采样得到I路模拟信号采样点，利用该第三采样时钟对该Q路模拟信号采样得到Q路模拟信号采样点。
其中，该第一调整时延和第二调整时延用于使该I路模拟信号采样点和该Q路模拟信号采样点正交。
进一步地，为了保持ADC在读取后输出的I路数字信号和Q路数字信号的正交性，该方法还包括：
该运算控制设备通过位于该ADC内的先入先出（FIFO）队列单元采集该I路数字信号和该Q路数字信号，在确定从该FIFO队列单元在同一时刻相同读指针地址采集的该I路数字信号和该Q路数字信号的信号数据偏移时，向该ADC发送调整指令，以调整该I路数字信号和/或该Q路数字信号的读指针地址。
需要说明的是，对调整指针地址具体过程的说明，参考上述实施例中对图10a和图10b的说明，此处就不再赘述了。
上述的方法实施例的执行主体为运算控制设备，采用上述方法，在提高两路信号正交性的同时，降低了系统的实现成本以及设计和调测难度。
本发明实施例提供另一种改善复信号IQ路正交性的方法，如图3所示，该方法具体步骤包括：
S301、ADC接收I路模拟信号和Q路模拟信号。
其中，该ADC用于通过采样将连续变量的模拟信号转换为更容易储存、处理和发送的离散的数字信号。
例如，ADC接收从正交解调器发送并分别经过数控衰减器和抗混叠滤波器后的I路模拟信号和Q路模拟信号。
S302、运算控制设备采集ADC利用第一采样时钟对I路模拟信号和Q路模拟信号采样后输出的I路数字信号和Q路数字信号。
S303、运算控制设备根据该I路数字信号和该Q路数字信号计算出第一调整时延和第二调整时延，并将该第一调整时延和第二调整时延发送至ADC。
具体的计算过程参考上述实施例对图11的说明，在此就不再赘述了。
S304、该ADC接收该第一调整时延和第二调整时延，根据该第一调整时延调整该第一采样时钟得到第二采样时钟，并根据该第二调整时延调整该第一采样时钟得到第三采样时钟。
S305、该ADC利用该第二采样时钟对该I路模拟信号采样得到I路模拟信号采样点，并将该I路模拟信号采样点转换为I路数字信号，利用该第三采样时钟对该Q路模拟信号采样得到Q路模拟信号采样点，并将该Q路模拟信号采样点转换为Q路数字信号。
其中，该第一调整时延和该第二调整时延用于使该I路模拟信号采样点与该Q路模拟信号采样点正交。
S306、运算控制设备通过位于ADC内的FIFO队列单元在同一时刻相同读指针地址采集该I路数字信号和该Q路数字信号。
S307、运算控制设备在确定从该FIFO队列单元采集出的该I路数字信号和该Q路数字信号的信号数据偏移时，向该ADC发送调整指令。
其中，该调整指令是在该运算控制设备所采集的ADC在同一时刻相同读指针地址从该FIFO队列单元读取的该I路数字信号和该Q路数字信号的信号数据偏移（也即不正交）时发出的；该信号数据偏移为采集的所述I路数字信号和Q路数字信号的采样周期数不同，也可为运算控制设备根据采集的I路数字信号和Q路数字信号的相位差不为90度，从而确定该I路数字信号和Q路数字信号没有保持正交，进而确定采集的该I路数字信号和该Q路数字信号的信号数据偏移。
S308、ADC根据该调整指令调整该I路数字信号和该Q路数字信号的读指针地址。
其中，对调整读指针地址具体过程的说明，参考上述实施例中对图10a和图10b的说明，此处就不再赘述了。
采用上述方法，在提高两路信号正交性的同时，降低了系统的实现成本以及设计和调测难度，同时，保持了ADC在同一时刻相同读指针地址读取的两路信号的正交性。
需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明并不受所描述的动作顺序的限制，其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本发明所必须的。
本发明实施例提供一种模数转换器ADC40，如图4所示，包括：
输入接口，用于接收I路模拟信号和Q路模拟信号。
例如，接收从正交解调器发送并分别经过数控衰减器和抗混叠滤波器后的I路模拟信号和Q路模拟信号。
第一内核单元41，用于利用该第二采样时钟对该输入接口接收的I路模拟信号采样得到I路模拟信号采样点，并将该I路模拟信号采样点转换为I路数字信号。
第二内核单元42，用于利用该第三采样时钟对该输入接口接收的Q路模拟信号采样得到Q路模拟信号采样点，并将该Q路模拟信号采样点转换为Q路数字信号。
第一时延调整单元43，用于根据第一调整时延调整第一采样时钟得到第二采样时钟。
第二时延调整单元44，用于根据第二调整时延调整第一采样时钟得到第三采样时钟。
其中，该第一调整时延和该第二调整时延用于使该I路模拟信号采样点和该Q路模拟信号采样点正交。
可选地，第一时延调整单元43和第二时延调整单元44的时延初始值为0，其中，该时延初始值可以为该ADC对该I路模拟信号和Q路模拟信号进行首次采样的时延调整时间。
需要说明的是，第一时延调整单元43和第二时延调整单元44的时延初始值可以都为0，也可以一个为0，另一个不为0，还可以是其他值，并且若I路模拟信号和Q路模拟信号采样的时延初始值不同，则对I路模拟信号和Q路模拟信号采样的时钟也不同，本发明对此不作限定，但是不论时延初始值为何值，在后续的时延调整中都会将该I路模拟信号和Q路模拟信号的初始值时延的差值抵消，例如，I路模拟信号采样的时延初始值为X，Q路模拟信号采样的时延初始值为Y，X比Y滞后一个周期而无法保持两路信号的正交性，现将两路信号调整至Z才能保持两路信号的正交性，且X和Y都滞后于Z，则在后续获得的第二调整时延相对于获得的第三调整时延向前多调整一个周期，从而保持两路信号的正交，这里只是举例说明，本发明实施例并不局限于此。
进一步地，该ADC还包括：第一时延调整接口和第二时延调整接口，
该第一时延调整接口，用于接收第一调整时延。
其中，该第一时延调整接口接收运算控制设备发送的第一调整时延。
该第二时延调整接口，用于接收第二调整时延。
其中，该第二时延调整接口接收运算控制设备发送的第二调整时延。
需要说明的是，在实际应用中，上述输入接口和上述第一时延调整接口以及第二时延调整接口还可以集成为同一个接口，也可以为各自独立的接口，或者，输入接口为独立的接口，第一时延调整接口和第二时延调整接口集成为一个接口，本发明对此不作限定。
可选地，如图5所示，该ADC40还包括：第一FIFO队列单元45，与该第一内核单元41相连，用于将该I路数字信号输出，并输出给运算控制设备以采集该I路数字信号，接收该运算控制设备所发的调整该I路数字信号和该Q路数字信号的读指针地址的调整指令。
第二FIFO队列单元46，与该第二内核单元42相连，用于将该Q路数字信号输出，并输出给运算控制设备以采集该Q路数字信号，接收该运算控制设备所发的调整该I路数字信号和该Q路数字信号的读指针地址的调整指令；
其中，该调整指令是在该运算控制设备所采集的ADC在同一时刻相同读指针地址从该FIFO队列单元读取的该I路数字信号和该Q路数字信号的信号数据偏移（也即不正交）时发出的；该信号数据偏移为采集的所述I路数字信号和Q路数字信号的采样周期数不同，也可为运算控制设备根据采集的I路数字信号和Q路数字信号的相位差不为90度，从而确定该I路数字信号和Q路数字信号没有保持正交，进而确定采集的该I路数字信号和该Q路数字信号的信号数据偏移。
优选地，如图6所示，该ADC40，还包括在第一时延调整单元43所在线路a上配置的第一开关K1，以及在第一时延调整单元43所在线路a配置的寄存器配置旁路b和该寄存器配置旁路b的第二开关K2，还包括在第二时延调整单元44所在线路c上的第三开关K3，以及在第二时延调整单元44所在线路c配置的寄存器配置旁路d和该寄存器配置旁路d的第四开关K4。
其中，上述寄存器配置旁路b用于对第一时延调整单元进行旁路；上述寄存器配置旁路d用于对第二时延调整单元进行旁路；
具体地，当传输两路相互独立的信号（即不存在正交性而独立传输的信号）时，并不需要对该两路独立信号进行采样时钟的调整，则可以将第一开关K1和第三开关K3断开，将第二开关K2和第四开关K4闭合，这样，该两路独立信号的采样时钟就不需要再通过第一时延调整单元43和第二时延调整单元44进行调整，简化了采样的过程，降低了ADC调整时延时对设备的损耗，提高了ADC的性能。
该实施例提供的ADC还可以应用在只对接收的一路信号进行采样的过程，同样地，该一路信号也不需要进行采样时钟的调整，示例地，当第一内核单元41接收该一路信号时，将第一开关K1断开，第二开关K2闭合；或者，当第二内核单元42接收该一路信号时，将第三开关K3断开，第四开关K4闭合。
上述实施例提供的ADC能够根据接收的不同信号在不同的采样时钟对信号进行采样，在实际应用方面具有很强的灵活性，当接收两路相互正交的信号时，通过调整两路正交的模拟信号的采样时钟，在提高两路信号正交性的同时，降低了系统的实现成本以及设计和调测难度；当接收两路独立信号或者只接收到一路信号时，由于不需要进行采样时钟的调整，所以该ADC可以通过开关的断开与闭合来控制信号采样时钟的调整。
所属本领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的ADC和运算控制设备的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
另外，在本发明实施例中的各单元可以集成在一个处理单元中，也可以是各个单元物理独立，也可以各单元中的两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
本发明实施例提供一种运算控制设备70，如图7所示，包括：
采集单元71，用于采集ADC对I路模拟信号和Q路模拟信号采样后输出的I路数字信号和Q路数字信号。
运算单元72，用于根据该I路数字信号和该Q路数字信号计算出第一调整时延和/或第二调整时延。
具体的计算过程参考上述实施例对图11的说明，在此就不再赘述了。
发送单元73，用于在该运算单元72运算出第一调整时延时，将该第一调整时延发送至该ADC，以使得该ADC根据该第一调整时延调整该第一采样时钟得到第二采样时钟，并利用该第二采样时钟对该I路模拟信号采样得到I路模拟信号采样点；或者，
在该运算单元72运算出第二调整时延时，将该第二调整时延发送至该ADC，以使得该ADC根据该第二调整时延调整该第一采样时钟得到第三采样时钟，并利用该第三采样时钟对该Q路模拟信号采样得到Q路模拟信号采样点；或者，
在该运算单元72运算出第一调整时延时和第二调整时延时，将该第一调整时延和该第二调整时延发送至该ADC，以使得该ADC根据该第一调整时延调整该第一采样时钟得到第二采样时钟，根据该第二调整时延调整该第一采样时钟得到第三采样时钟，并利用该第二采样时钟对该I路模拟信号采样得到I路模拟信号采样点，利用该第三采样时钟对该Q路模拟信号采样得到Q路模拟信号采样点。
其中，该第一调整时延和第二调整时延用于使该I路模拟信号采样点和该Q路模拟信号采样点正交。
进一步地，该发送单元73，还用于通过位于该ADC内的FIFO队列单元（包括第一FIFO队列单元和第二FIFO队列单元）在同一时刻相同读指针地址采集该I路数字信号和该Q路数字信号，在确定采集的该I路数字信号和该Q路数字信号的信号数据偏移时，向该ADC发送调整指令，以调整该I路数字信号和/或该Q路数字信号的读指针地址。
具体地，运算单元可以只确定第一调整时延，且最终得到的I路模拟信号采样点与没有进行时延调整得到的Q路模拟信号采样点正交；或者，运算单元可以只确定第二调整时延，且最终得到的Q路模拟信号采样点与没有进行时延调整得到的I路模拟信号采样点正交；
运算单元还可以同时确定第一调整时延和第二调整时延，且调整并得到的I路模拟信号采样点和Q路模拟信号采样点正交。本发明对此不作限定。
需要说明的是，该运算控制设备可以为FPGA（Field－ProgrammableGate Array，现场可编程门阵列）或者DSP（Digital Signal Processing，数字信号处理器），这种实现方式能够实现快速、连续的时延调整；或者，
该运算控制设备的采集单元为FPGA或者DSP，该运算控制设备的运算单元和发送单元包含在单板上的CPU（Central Processing Unit，中央处理器）中，这种实现方式不占用逻辑或者DSP资源，CPU只计算一次，后续每次上电直接配置即可；或者，
该运算控制设备采集单元为FPGA或者DSP，该运算控制设备的运算单元为个人计算机PC（personal computer，个人计算机），该运算控制设备的发送单元包含在CPU中，这种实现方式适用于运算方法比较复杂，单板上的CPU很难完成运算的情况。
进一步地，该发送单元包含在单板上的CPU中时，还用于将该第一调整时延和/或该第二调整时延写入非易失性存储器。
采用上述的运算控制设备，在提高两路信号正交性的同时，降低了系统的实现成本以及设计和调测难度。
所属本领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的ADC和运算控制设备的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
另外，在本发明实施例中的各单元可以集成在一个处理单元中，也可以是各个单元物理独立，也可以各单元中的两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用硬件加软件功能单元的形式实现。
本发明实施例提供一种接收机80，如图8所示，包括：上述实施例描述的ADC40和上述实施例描述的运算控制设备70。
采用上述的接收机，在提高两路信号正交性的同时，降低了系统的实现成本以及设计和调测难度。
需要说明的是，上述ADC应用于上述改善复信号IQ路正交性的方法，且该ADC中的各个单元也与该方法中的各步骤相对应，上述运算控制设备也应用于上述改善复信号IQ路正交性的方法，且该运算控制设备中的各个单元也与该方法中的各步骤相对应。
本发明实施例提供一种通信系统，包括上述接收机。
需要说明的是，该通信系统可以是GSM（Global System for Mobilecommunications，全球移动通信系统），CDMA（Code Division MultipleAccess，码分多址）系统，TDMA（Time Division Multiple Access，时分多址）系统，WCDMA（Wideband Code Division Multiple AccessWireless，宽带码分多址），FDMA（Frequency Division MultipleAddressing，频分多址）系统，OFDMA（Orthogonal Frequency-DivisionMultiple Access，正交频分多址）系统，单载波FDMA（SC-FDMA）系统，GPRS（General Packet Radio Service，通用分组无线业务）系统，LTE（Long Term Evolution，长期演进）系统，以及其他此类通信系统。
采用上述的通信系统，在提高两路信号正交性的同时，降低了系统的实现成本以及设计和调测难度。
本发明实施例中的“和/或”指的是“和”，或者，“或”，例如A和/或B，代表的是“A和B”，或者，“A或B”，也就是，A，B，A和B三种情况中的任意一种。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应所述以权利要求的保护范围为准。
Claims (18)
1.一种改善复信号IQ路正交性的方法，其特征在于，包括：
模数转换器ADC接收I路模拟信号和Q路模拟信号；
所述ADC根据第一调整时延调整第一采样时钟得到第二采样时钟，利用所述第二采样时钟对所述I路模拟信号采样得到I路模拟信号采样点，并将所述I路模拟信号采样点转换为I路数字信号；和/或，
所述ADC根据第二调整时延调整所述第一采样时钟得到第三采样时钟，利用所述第三采样时钟对所述Q路模拟信号采样得到Q路模拟信号采样点，并将所述Q路模拟信号采样点转换为Q路数字信号；其中，所述第一调整时延和所述第二调整时延用于使所述I路模拟信号采样点与所述Q路模拟信号采样点正交。
2.根据权利要求1所述的方法，其特征在于，还包括接收所述第一调整时延和/或所述第二调整时延。
3.根据权利要求1或2所述的方法，其特征在于，所述ADC根据第一调整时延调整第一采样时钟得到第二采样时钟，利用所述第二采样时钟对所述I路模拟信号采样得到I路模拟信号采样点，并将所述I路模拟信号采样点转换为I路数字信号；和/或，所述ADC根据第二调整时延调整所述第一采样时钟得到第三采样时钟，利用所述第三采样时钟对所述Q路模拟信号采样得到Q路模拟信号采样点，并将所述Q路模拟信号采样点转换为Q路数字信号之后，还包括：
所述ADC通过位于所述ADC内部的先入先出FIFO队列单元将所述I路数字信号和所述Q路数字信号输出，并输出给运算控制设备以采集所述I路数字信号和所述Q路数字信号，接收所述运算控制设备所发的调整所述I路数字信号和/或所述Q路数字信号的读指针地址的调整指令，所述调整指令是在所述运算控制设备在同一时刻相同读指针地址从所述FIFO队列单元采集的所述I路数字信号和所述Q路数字信号的信号数据偏移时发出的。
4.根据权利要求3所述的方法，其特征在于，还包括：所述ADC将自身的时延初始值置0，并利用所述第一采样时钟对I路模拟信号和Q路模拟信号采样，所述时延初始值为所述ADC对所述I路模拟信号和Q路模拟信号进行首次采样的时延调整时间。
5.一种改善复信号IQ路正交性的方法，其特征在于，包括：
运算控制设备采集模数转换器ADC对I路模拟信号和Q路模拟信号采样后输出的I路数字信号和Q路数字信号；
所述运算控制设备根据所述I路数字信号和所述Q路数字信号计算出第一调整时延并将所述第一调整时延发送至ADC，则所述ADC根据所述第一调整时延调整第一采样时钟得到第二采样时钟，并利用所述第二采样时钟对所述I路模拟信号采样得到I路模拟信号采样点；和/或，
所述运算控制设备根据所述I路数字信号和所述Q路数字信号计算出第二调整时延，所述运算控制设备将所述第二调整时延发送至ADC，则所述ADC根据所述第二调整时延调整所述第一采样时钟得到第三采样时钟，并利用所述第三采样时钟对所述Q路模拟信号采样得到Q路模拟信号采样点。
6.根据权利要求5所述的方法，其特征在于，还包括：
所述运算控制设备通过位于所述ADC内的先入先出FIFO队列单元采集所述I路数字信号和所述Q路数字信号，在确定从所述FIFO队列单元在同一时刻相同读指针地址采集的所述I路数字信号和所述Q路数字信号的信号数据偏移时，向所述ADC发送调整指令，以调整所述I路数字信号和/或所述Q路数字信号的读指针地址。
7.根据权利要求5或6所述的方法，其特征在于，还包括：
将所述第一调整时延和/或所述第二调整时延写入非易失性存储器。
8.一种模数转换器ADC，其特征在于，包括：
输入接口，用于接收I路模拟信号和Q路模拟信号；
第一时延调整单元，用于根据第一调整时延调整第一采样时钟得到第二采样时钟；
第二时延调整单元，用于根据第二调整时延调整第一采样时钟得到第三采样时钟；
第一内核单元，用于利用所述第二采样时钟对所述输入接口接收的I路模拟信号采样得到I路模拟信号采样点，并将所述I路模拟信号采样点转换为I路数字信号；
第二内核单元，用于利用所述第三采样时钟对所述输入接口接收的Q路模拟信号采样得到Q路模拟信号采样点，并将所述Q路模拟信号采样点转换为Q路数字信号；
其中，所述第一调整时延和所述第二调整时延用于使所述I路模拟信号采样点和所述Q路模拟信号采样点正交。
9.根据权利要求8所述的ADC，其特征在于，还包括第一时延调整接口和第二时延调整接口，
所述第一时延调整接口，用于接收第一调整时延；
所述第二时延调整接口，用于接收第二调整时延。
10.根据权利要求8或9所述的ADC，其特征在于，还包括：
第一先入先出FIFO队列单元，与所述第一内核单元相连，用于将所述I路数字信号输出，并输出给运算控制设备以采集所述I路数字信号，接收所述运算控制设备所发的调整所述I路数字信号和/或所述Q路数字信号的读指针地址的调整指令；
第二先入先出队列单元，与所述第二内核单元相连，用于将所述Q路数字信号输出，并输出给运算控制设备以采集所述Q路数字信号，接收所述运算控制设备所发的调整所述I路数字信号和/或所述Q路数字信号的读指针地址的调整指令；
所述调整指令是在所述运算控制设备在同一时刻相同读指针地址从所述FIFO队列单元采集的所述I路数字信号和所述Q路数字信号的信号数据偏移时发出的。
11.根据权利要求10所述的ADC，其特征在于，所述第一时延调整单元和所述第二时延调整单元的时延初始值为0，所述时延初始值为所述ADC对所述I路模拟信号和Q路模拟信号进行首次采样的时延调整时间。
12.根据权利要求11所述的ADC，其特征在于，还包括寄存器配置旁路，用于对第一时延调整单元和/或第二时延调整单元进行旁路。
13.一种运算控制设备，其特征在于，包括：
采集单元，用于采集模数转换器ADC对I路模拟信号和Q路模拟信号采样后输出的I路数字信号和Q路数字信号；
运算单元，用于根据所述I路数字信号和所述Q路数字信号运算出第一调整时延和/或第二调整时延；
发送单元，用于在所述运算单元运算出第一调整时延时，将所述第一调整时延发送至所述ADC，以使得所述ADC根据所述第一调整时延调整第一采样时钟得到第二采样时钟，并利用所述第二采样时钟对所述I路模拟信号采样得到I路模拟信号采样点；或者，
在所述运算单元运算出第二调整时延时，将所述第二调整时延发送至所述ADC，以使得所述ADC根据所述第二调整时延调整所述第一采样时钟得到第三采样时钟，并利用所述第三采样时钟对所述Q路模拟信号采样得到Q路模拟信号采样点；或者，
在所述运算单元运算出第一调整时延时和第二调整时延时，将所述第一调整时延和所述第二调整时延发送至所述ADC，以使得所述ADC根据所述第一调整时延调整所述第一采样时钟得到第二采样时钟，根据所述第二调整时延调整所述第一采样时钟得到第三采样时钟，并利用所述第二采样时钟对所述I路模拟信号采样得到I路模拟信号采样点，利用所述第三采样时钟对所述Q路模拟信号采样得到Q路模拟信号采样点；其中，所述第一调整时延和第二调整时延用于使所述I路模拟信号采样点和所述Q路模拟信号采样点正交。
14.根据权利要求13所述的设备，其特征在于，所述发送单元，还用于通过位于所述ADC内的先入先出FIFO队列单元在同一时刻相同读指针地址采集所述I路数字信号和所述Q路数字信号，在确定采集的所述I路数字信号和所述Q路数字信号的信号数据偏移时，向所述ADC发送调整指令，以调整所述I路数字信号和/或所述Q路数字信号的读指针地址。
15.根据权利要求13或14所述的设备，其特征在于，所述运算控制设备为现场可编程门阵列FPGA或者数字信号处理器DSP；或者，所述运算控制设备的采集单元为FPGA或者DSP，所述运算控制设备的运算单元和发送单元包含在单板上的中央处理器CPU中；或者，
所述运算控制设备采集单元为FPGA或者DSP，所述运算控制设备的运算单元为个人计算机PC，所述运算控制设备的发送单元包含在单板上的CPU中。
16.根据权利要求15所述的设备，其特征在于，所述发送单元包含在单板上的CPU中时，还用于将所述第一调整时延和/或所述第二调整时延写入非易失性存储器。
17.一种接收机，其特征在于，包括：根据权利要求8至12任意一项所述的模数转换器ADC和根据权利要求13至16任意一项所述的运算控制设备。
18.一种通信系统，其特征在于，包括：权利要求17所述的接收机。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant |