CN103688503A - 一种改善复信号iq路正交性的方法、设备和系统 - Google Patents

一种改善复信号iq路正交性的方法、设备和系统 Download PDF

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Abstract

本发明实施例提供一种改善复信号IQ路正交性的方法、设备和系统，涉及通信技术领域，在提高两路信号之间的正交性的同时，降低系统实现成本以及设计和调测难度，该方法包括：ADC接收I路模拟信号和Q路模拟信号；该ADC根据第一调整时延调整第一采样时钟得到第二采样时钟，利用该第二采样时钟对该I路模拟信号采样得到I路模拟信号采样点，并将该I路模拟信号采样点转换为I路数字信号；和/或，该ADC根据第二调整时延调整该第一采样时钟得到第三采样时钟，利用该第三采样时钟对该Q路模拟信号采样得到Q路模拟信号采样点，并将该Q路模拟信号采样点转换为Q路数字信号。本发明实施例用于改善复信号IQ路正交性。

Description

一种改善复信号 IQ路正交性的方法、 设备和系统 技术领域
本发明涉及通信技术领域， 尤其涉及一种改善复信号 IQ路正交性的 方法、 设备和系统。
背景技术
在复中频系统中， 随着信号带宽的加大， 信号中频频率的提高， 对 信号的正交性要求也随之不断提高， 因此， 在模拟信号通过 ADC ( Analog-to-Digital Converter, 模数转换器） 转化为数字信号的场景下， 由正交解调器输出的两路正交信号 （通常称为 In-phase component (同相 相位分量, 简称 I路信号 ) 和 Quadrature phase component (正交相位分 量， 简称 Q路信号） ） 在信号传输的过程中要保持正交性， 但是正交解 调器是由模拟电路实现的， 无法做到绝对的正交， 即两路信号产生了信 号延迟， 并且， 在信号传输的过程中也会产生信号延时， 从而进一步恶 化了两路正交信号的正交性。
现有技术中，主要通过选用正交性能更好的正交解调器或者通过精细 化仿真和反复调测的方法来改善正交信号正交性恶化的情况， 但是这样做 会提高系统的成本和设计难度， 同时会增加系统硬件的调测难度。
发明内容
本发明的实施例提供一种改善复信号 IQ路正交性的方法、 设备和 系统， 在提高复信号 IQ路之间的正交性的同时， 降低系统实现成本以及设 计和调测难度。 第一方面， 提供一种改善复信号 IQ路正交性的方法， 包括： 模数转换器 ( ADC )接收 I路模拟信号和 Q路模拟信号；
所述 A D C根据第一调整时延调整第一采样时钟得到第二采样时钟， 利用所述第二采样时钟对所述 I路模拟信号采样得到 I路模拟信号采样 点， 并将所述 I路模拟信号采样点转换为 I路数字信号； 和 /或，
所述 ADC根据第二调整时延调整所述第一采样时钟得到第三采样时 钟， 利用所述第三采样时钟对所述 Q路模拟信号采样得到 Q路模拟信号 采样点， 并将所述 Q路模拟信号采样点转换为 Q路数字信号； 其中， 所 述第一调整时延和所述第二调整时延用于使所述 I 路模拟信号采样点与 所述 Q路模拟信号采样点正交。
第一方面的第一种可能的实现方式中， 还包括接收所述第一调整时 延和 /或所述第二调整时延。
结合第一方面或第一方面的第一种可能的实现方式， 在第二种可能 的实现方式中， 所述 A D C根据第一调整时延调整第一采样时钟得到第二 采样时钟，利用所述第二采样时钟对所述 I路模拟信号采样得到 I路模拟 信号采样点， 并将所述 I路模拟信号采样点转换为 I路数字信号； 和 /或， 所述 ADC根据第二调整时延调整所述第一采样时钟得到第三采样时钟， 利用所述第三采样时钟对所述 Q路模拟信号采样得到 Q路模拟信号采样 点， 并将所述 Q路模拟信号采样点转换为 Q路数字信号之后， 还包括： 所述 ADC通过位于所述 ADC内部的先入先出 （FIFO ) 队列单元将 所述 I路数字信号和所述 Q路数字信号输出， 并输出给运算控制设备以 采集所述 I路数字信号和所述 Q路数字信号， 接收所述运算控制设备所 发的调整所述 I路数字信号和 /或所述 Q路数字信号的读指针地址的调整 指令， 所述调整指令是在所述运算控制设备在同一时刻相同读指针地址 从所述 FIFO队列单元采集的所述 I路数字信号和所述 Q路数字信号的信 号数据偏移时发出的。
结合第一方面以及第一种可能的实现方式和第二种可能的实现方 式， 在第三种可能的实现方式中， 所述 ADC将自身的时延初始值置 0, 这样， ADC可以利用所述第一采样时钟对 I路模拟信号和 Q路模拟信号 采样， 进而获得 I路模拟信号和 Q路模拟信号之间的时延差， 其中， 所 述时延初始值可以为所述 ADC对所述 I路模拟信号和 Q路模拟信号进行 首次采样的时延调整时间。
第二方面， 提供一种改善复信号 IQ路正交性的方法， 包括： 运算控制设备采集模数转换器 ( ADC ) 对 I路模拟信号和 Q路模拟 信号采样后输出的 I路数字信号和 Q路数字信号； 所述运算控制设备根据所述 I路数字信号和所述 Q路数字信号计算 出第一调整时延并将所述第一调整时延发送至 ADC, 则所述 ADC根据 所述第一调整时延调整所述第一采样时钟得到第二采样时钟， 并利用所 述第二采样时钟对所述 I路模拟信号采样得到 I路模拟信号采样点； 和 / 或， 所述运算控制设备根据所述 I路数字信号和所述 Q路数字信号计算 出第二调整时延， 所述运算控制设备将所述第二调整时延发送至 ADC, 则所述 ADC根据所述第二调整时延调整所述第一采样时钟得到第三采样 时钟， 并利用所述第三采样时钟对所述 Q路模拟信号采样得到 Q路模拟 信号采样点。
第二方面的第一种可能的实现方式中， 还包括： 所述运算控制设备 通过位于所述 ADC内的先入先出 （FIFO ) 队列单元采集所述 I路数字信 号和所述 Q路数字信号，在确定从所述 FIFO队列单元在同一时刻相同读 指针地址采集的所述 I路数字信号和所述 Q路数字信号的信号数据偏移 时， 向所述 ADC发送调整指令， 以调整所述 I路数字信号和 /或所述 Q 路数字信号的读指针地址。
结合第二方面或第二方面的第一种可能的实现方式， 在第二种可能 的实现方式中， 将所述第一调整时延和 /或所述第二调整时延写入非易失 性存储器。
第三方面， 提供一种模数转换器， 包括： 输入接口， 用于接收 I路 模拟信号和 Q路模拟信号；
输入接口， 用于接收 I路模拟信号和 Q路模拟信号；
第一时延调整单元， 用于根据第一调整时延调整第一采样时钟得到 第二采样时钟；
第二时延调整单元， 用于根据第二调整时延调整第一采样时钟得到 第三采样时钟；
第一内核单元， 用于利用所述第二采样时钟对所述输入接口接收的 I路模拟信号采样得到 I路模拟信号采样点， 并将所述 I路模拟信号采样 点转换为 I路数字信号；
第二内核单元， 用于利用所述第三采样时钟对所述输入接口接收的
Q路模拟信号采样得到 Q路模拟信号采样点， 并将所述 Q路模拟信号采 样点转换为 Q路数字信号；
其中， 所述第一调整时延和所述第二调整时延用于使所述 I路模拟 信号采样点和所述 Q路模拟信号采样点正交。
第三方面第一种可能的实现方式中， 还包括第一时延调整接口和第 二时延调整接口，
所述第一时延调整接口， 用于接收第一调整时延； 所述第二时延调整接口， 用于接收第二调整时延。
结合第三方面或第三方面第一种可能的实现方式， 在第二种可能的 实现方式中， 还包括：
第一先入先出 （FIFO ) 队列单元， 与所述第一内核单元相连， 用于 将所述 I路数字信号输出，并输出给运算控制设备以采集所述 I路数字信 号， 接收所述运算控制设备所发的调整所述 I路数字信号和 /或所述 Q路 数字信号的读指针地址的调整指令；
第二先入先出队列单元， 与所述第二内核单元相连， 用于将所述 Q 路数字信号输出， 并输出给运算控制设备以采集所述 Q路数字信号， 接 收所述运算控制设备所发的调整所述 I路数字信号和 /或所述 Q路数字信 号的读指针地址的调整指令；
所述调整指令是在所述运算控制设备在同一时刻相同读指针地址从 所述 FIFO队列单元采集的所述 I路数字信号和所述 Q路数字信号的信号 数据偏移时发出的。
结合第三方面或第三方面第一种可能的实现方式或第二种可能的实 现方式， 在第三种可能的实现方式中， 所述第一时延调整单元和所述第 二时延调整单元的时延初始值为 0, 所述时延初始值可以为所述 ADC对 所述 I路模拟信号和 Q路模拟信号进行首次采样的时延调整时间。
结合第三方面以及第三方面第一种可能的实现方式、 第二种可能的 实现方式和第三种可能的实现方式， 在第四种可能的实现方式中， 还包 括： 寄存器配置旁路， 用于对第一时延调整单元和第二时延调整单元进 行旁路。
第四方面， 提供一种运算控制设备， 包括：
采集单元， 用于采集模数转换器 ( ADC ) 对 I路模拟信号和 Q路模 拟信号采样后输出的 I路数字信号和 Q路数字信号；
运算单元， 用于根据所述 I路数字信号和所述 Q路数字信号运算出 第一调整时延和 /或第二调整时延；
发送单元， 用于在所述运算单元运算出第一调整时延时， 将所述第 一调整时延发送至所述 ADC, 以使得所述 ADC根据所述第一调整时延 调整所述第一采样时钟得到第二采样时钟， 并利用所述第二采样时钟对 所述 I路模拟信号采样得到 I路模拟信号采样点； 或者，
在所述运算单元运算出第二调整时延时， 将所述第二调整时延发送 至所述 ADC, 以使得所述 ADC根据所述第二调整时延调整所述第一采 样时钟得到第三采样时钟， 并利用所述第三采样时钟对所述 Q路模拟信 号采样得到 Q路模拟信号采样点； 或者，
在所述运算单元运算出第一调整时延时和第二调整时延时， 将所述 第一调整时延和所述第二调整时延发送至所述 ADC, 以使得所述 ADC 根据所述第一调整时延调整所述第一采样时钟得到第二采样时钟， 根据 所述第二调整时延调整所述第一采样时钟得到第三采样时钟， 并利用所 述第二采样时钟对所述 I路模拟信号采样得到 I路模拟信号采样点，利用 所述第三采样时钟对所述 Q路模拟信号采样得到 Q路模拟信号采样点； 其中，所述第一调整时延和第二调整时延用于使所述 I路模拟信号采样点 和所述 Q路模拟信号采样点正交。
第四方面第一种可能的实现方式中， 所述发送单元， 还用于通过位 于所述 ADC内的先入先出 （FIFO )队列单元在同一时刻相同读指针地址 采集所述 I路数字信号和所述 Q路数字信号， 在确定采集的所述 I路数 字信号和所述 Q路数字信号的信号数据偏移时，向所述 ADC发送调整指 令， 以调整所述 I路数字信号和 /或所述 Q路数字信号的读指针地址。
结合第四方面或第四方面第一种可能的实现方式， 在第二种可能的 实现方式中， 还包括： 所述运算控制设备为现场可编程门阵列 FPGA或 者数字信号处理器 DSP; 或者，
所述运算控制设备的采集单元为 FPGA或者 DSP , 所述运算控制设 备的运算单元和发送单元包含在单板上的中央处理器 （CPU ) 中； 或者， 所述运算控制设备采集单元为 FPGA或者 DSP, 所述运算控制设备 的运算单元为个人计算机 PC, 所述运算控制设备的发送单元包含在单板 上的 CPU中。
结合第二种可能的实现方式， 在第三种可能的实现方式中， 所述发 送单元包含在单板上的 CPU中时，还用于将所述第一调整时延和 /或所述 第二调整时延写入非易失性存储器。
第五方面， 提供一种接收机， 包括： 上述第三方面的提供的模数转 换器和第四方面提供的运算控制设备。
第六方面， 提供一种通信系统， 包括： 上述第五方面提供的接收机。 通过上述方案，将接收的 I路模拟信号和 Q路模拟信号利用第二采样 时钟和第三采样时钟采样得到 I路模拟信号采样点和 Q路模拟信号采样点， 并将 I路模拟信号采样点和 Q路模拟信号采样点转换为 I路数字信号和 Q 路数字信号， 这样， 在提高两路信号正交性的同时， 降低了系统的实现成 本以及设计和调测难度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案， 下 面将对实施例或现有技术描述中所需要使用的附图作简单地介绍， 显而易见地， 下面描述中的附图仅仅是本发明的一些实施例， 对于 本领域普通技术人员来讲， 在不付出创造性劳动的前提下， 还可以 根据这些附图获得其他的附图。
图 1为本发明实施例提供的一种改善复信号 IQ路正交性的方法示意 图；
图 2为本发明实施例提供的另一种改善复信号 IQ路正交性的方法示 意图；
图 3为本发明实施例提供的另一种改善复信号 IQ路正交性的方法示 意图；
图 4为本发明实施例提供的一种 ADC的结构示意图；
图 5为本发明实施例提供的另一种 ADC的结构示意图；
图 6为本发明实施例提供的另一种 ADC的结构示意图；
图 7为本发明实施例提供的一种运算控制设备的结构示意图； 图 8为本发明实施例提供的一种接收机；
图 9a为本发明实施例提供的一种模拟信号采样点的参考示意图； 图 9b为本发明实施例提供的另一种模拟信号采样点的参考示意图； 图 10a为本发明实施例提供的一种调整读指针地址的参考示意图； 图 10b 为本发明实施例提供的另一种调整读指针地址的参考示意 图；
图 1 1为本发明实施例提供的一种计算调整时延的参考示意图。
具体实施方式 下面将结合本发明实施例中的附图， 对本发明实施例中的技术 方案进行清楚、 完整地描述， 显然， 所描述的实施例仅仅是本发明 一部分实施例， 而不是全部的实施例。 基于本发明中的实施例， 本 领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他 实施例， 都属于本发明保护的范围。 本发明实施例提供一种改善复信号 IQ路正交性的方法，如图 1所示， 该方法的执行主体为 ADC, 包括：
5101、 ADC接收 I路模拟信号和 Q路模拟信号。
其中，该 ADC用于通过采样将连续变量的模拟信号转换为更容易储 存、 处理和发送的离散的数字信号。
例如， ADC接收从正交解调器发送并分别经过数控衰减器和抗混叠 滤波器后的 I路模拟信号和 Q路模拟信号。
5102、该 ADC根据第一调整时延调整第一采样时钟得到第二采样时 钟，利用该第二采样时钟对该 I路模拟信号采样得到 I路模拟信号采样点 , 并将该 I路模拟信号采样点转换为 I路数字信号； 和 /或，
该 ADC根据第二调整时延调整该第一采样时钟得到第三采样时钟， 利用该第三采样时钟对该 Q路模拟信号采样得到 Q路模拟信号采样点， 并将该 Q路模拟信号采样点转换为 Q路数字信号。
其中， 该第一调整时延和该第二调整时延用于使该 I路模拟信号采 样点与该 Q路模拟信号采样点正交。
进一步地， 在步骤 S102之前， 该方法还可以包括： 接收第一调整时 延和 /或第二调整时延。 可选地， ADC将自身的时延初始值置 0, 并利用该第一采样时钟对 I路模拟信号和 Q路模拟信号采样； 其中， 该时延初始值为该 ADC对该 I路模拟信号和 Q路模拟信号进行首次采样的时延调整时间， 例如， 若该 I路模拟信号采样的时延初始值为 1秒，而 Q路模拟信号采样的时延初始 值为 0,则对 I路模拟信号采样的时钟比对 Q路模拟信号采样的时钟延迟 1秒， 这里只是举例说明， 本发明对此不作限定。
需要说明的是， ADC中的时延初始值可以都置 0, 也可以一个置 0, 另一个不置 0, 还可以是其他值， 并且若 I路模拟信号和 Q路模拟信号采 样的时延初始值不同， 则对 I路模拟信号和 Q路模拟信号采样的时钟也 不同， 本发明对此不作限定， 但是不论时延初始值为何值， 在后续的时 延调整中都会将该 I路模拟信号和 Q路模拟信号的初始值时延的差值抵 消， 例如， I路模拟信号采样的时延初始值为 X, Q路模拟信号采样的 时延初始值为 Y, X比 Y滞后一个周期而无法保持两路信号的正交性， 现将两路信号调整至 Z才能保持两路信号的正交性， 且 X和 Y都滞后于 Z, 则在后续获得的第二调整时延相对于获得的第三调整时延向前多调整 一个周期， 从而保持两路信号的正交， 这里只是举例说明， 本发明实施 例并不局限于此， 本发明实施例是以 ADC中的时延初始值都置 0为例进 行说明的。
具体地调整方式可以包括以下两种：
一种是通过调整 I路模拟信号的第一采样时钟得到第二采样时钟， 通过该第二采样时钟对该 I路模拟信号采样并转换得到的 I路数字信号， 与没有进行时延调整的 Q路模拟信号采样并转换得到的 Q路数字信号正 交。 或者，
通过调整 Q路模拟信号的第一采样时钟得到第三采样时钟， 通过该 第三采样时钟对该 Q路模拟信号采样并转换得到的 Q路数字信号， 与没 有进行时延调整的 I路模拟信号采样并转换得到的 I路数字信号正交。 另一种是同时调整 I路模拟信号和 Q路模拟信号的第一采样时钟分 别得到第二采样时钟和第三采样时钟，通过该第二采样时钟对该 I路模拟 信号采样并转换得到的 I路数字信号， 与通过第三采样时钟对 Q路模拟 信号采样并转换得到的 Q路数字信号正交。 示例地， 在实际的信号传输过程中， 信号会由于一些信号处理设备 (例如信号衰减器、 信号放大器和抗混叠滤波器等） 的作用产生不同的 时延， 造成 I路模拟信号和 Q路模拟信号在同一采样时钟被采样的采样 点发生偏移， 示例地， 参考图 9a进行说明， 其中， 图中所示的向上的箭 头表示 I路模拟信号被采样的时刻， 向下的箭头表示 Q路模拟信号被采 样的时刻，横轴线表示采样时钟， A点和 B点分别表示 I路模拟信号和 Q 路模拟信号在同一采样时刻被采样的两个采样点， 当 I路模拟信号和 Q 路模拟信号发生延时时， 则 ADC在同一采样时刻采样 I路模拟信号的采 样点为 C点， 采样 Q路模拟信号的采样点为 D点， 由图中可以看出， C 点和 D点因为信号时延的存在分别与 A点和 B点发生了偏移， 从而影响 了转换后的 I路数字信号与 Q路数字信号的正交性。 本发明实施例中 ADC 根据得到的第一调整时延调整第一采样时钟 得到第二采样时钟， 第二调整时延调整第一采样时钟得到第三采样时钟， 参考图 9b进行说明， 其中， 图中所示的向上的箭头表示 I路模拟信号被 采样的时刻， 向下的箭头表示 Q路模拟信号被采样的时刻， 横轴线表示 采样时钟， A点和 B点分别表示 I路模拟信号和 Q路模拟信号在同一采 样时刻被采样的两个采样点， C点和 D点分别表示 I路模拟信号和 Q路 模拟信号发生延时时同一采样时刻被采样的采样点， 这样， 运算控制模 块在采集 I路数字信号和 Q路数字信号后， 根据该 I路数字信号和 Q路 数字信号分别得到第二采样时钟和第三采样时钟， 并发送至 ADC, 以便 于 ADC在第二采样时钟对 I路模拟信号采样时， I路模拟信号被采样的 采样点调整到了 A点， ADC在第三采样时钟对 Q路模拟信号采样时， Q 路模拟信号被采样的采样点调整到了 B点，保证了 ADC在第二采样时钟 对 I路模拟信号在 A点进行采样， 同样地， 也保证了 ADC在第三采样时 钟对 Q路模拟信号在 B点进行采样。 进一步地， 采用上述方法得到的 I路数字信号和 Q路数字信号， 虽 然保持了 I路数字信号和 Q路数字信号的正交性， 却由于对 I路模拟信 号和 Q路模拟信号采样的时钟（即第二采样时钟和第三采样时钟）不同， 使得 ADC在同一时刻相同读指针地址读取 I路数字信号和 Q路数字信号 时，可能无法同时读取对 I路模拟信号在第二采样时钟采样的采样点和对 Q路模拟信号在第三采样时钟采样的采样点， 也就无法保持该 ADC输出 后的 I路数字信号和 Q路数字信号的正交性， 因此，基于上述方法步骤， 若运算控制设备确定所采集的 ADC在同一时刻相同读指针地址读取的 I 路数字信号和 Q路数字信号的信号数据偏移时， 该方法还包括：
该 ADC通过位于该 ADC内部的 FIFO ( First Input First Output, 先 入先出队列） 单元将该 I路数字信号和该 Q路数字信号输出， 并输出给 运算控制设备以采集该 I路数字信号和该 Q路数字信号， 接收该运算控 制设备所发的调整该 I路数字信号和该 Q路数字信号的读指针地址的调 整指令，
其中，该调整指令是在该运算控制设备所采集的 ADC在同一时刻相 同读指针地址从该 FIFO队列单元读取的该 I路数字信号和该 Q路数字信 号的信号数据偏移 （也即不正交） 时发出的； 该信号数据偏移为所采集 的所述 I路数字信号和 Q路数字信号的采样周期数不同， 也可为运算控 制设备根据采集的 I路数字信号和 Q路数字信号的相位差不为 90度， 从 而确定该 I路数字信号和 Q路数字信号没有保持正交， 进而确定采集的 该 I路数字信号和该 Q路数字信号的信号数据偏移。
具体地， 在执行延时调整后， 分两种情况进行说明： 第一种情况如 图 10a所示， 不需要 FIFO指针调整； 第二种情况如图 10b所示， 需要进 行 fifo指针调整。 下面针对上述两种情况分别进行具体描述。 图 10a中， I路数字信号的采样时钟为第二采样时钟， Q路数字信号 的采样时钟为第三采样时钟， 其中， I。、 Ii、 12为 I路数字信号根据第二 采样时钟连续采样的 3个信号数据， QQ、 Q i、 Q 2为 Q路数字信号根据第 三采样时钟连续采样的 3个信号数据， I-FIFO表示 I路数字信号对应的 第一 FIFO队列单元， Q-FIFO表示 Q路数字信号对应的第二 FIFO队列 单元， a点为 I-FIFO和 Q-FIFO的写启动信号的到达时刻， b点为 I路数 字信号接收到写启动信号后开始写 I路数字信号数据的时刻， c点为 Q路 数字信号接收到写启动信号后开始写 Q路数字信号数据的时刻， n为读 指针地址， 由于进行了延时调整， 类似 I。 QQ、 IjQ I2Q 2这样成对 （I 路数字信号数据与 Q路数字信号数据的下标相同） 的信号数据正交， 当 FIFO写启动信号在 a点位置到达时， 只要在同一时刻相同读指针地址读 取 I路数字信号和 Q路数字信号的信号数据， 总能得到类似 IQ QQ、 IiQ i , I2Q 2这样成对的信号数据。 因此， 不需要进行 FIFO指针的调整。
需要说明的是，上述的当 FIFO写启动信号在 a点位置到达只是举例 说明， 本发明实施例并不局限于此， 在实际应用中， 只要 FIFO写启动信 号的到达位置能够保证在同一时刻相同读指针地址读取 I 路数字信号和 Q 路数字信号的信号数据为成对的正交的信号数据都在本发明的保护范 围内。
图 10b中， I路数字信号的采样时钟为第二采样时钟， Q路数字信号 的采样时钟为第三采样时钟， 其中， I。、 Ii、 12为 I路数字信号根据第二 采样时钟连续采样的 3个信号数据， QQ、 02为 Q路数字信号根据第 三采样时钟连续采样的 3个信号数据， I-FIFO表示 I路数字信号对应的 第一 FIFO队列单元， Q-FIFO表示 Q路数字信号对应的第二 FIFO队列 单元， a点为 I-FIFO和 Q-FIFO的写启动信号的到达时刻， b点为 I路数 字信号接收到写启动信号后开始写 I路数字信号数据的时刻， c点为 Q路 数字信号接收到写启动信号后开始写 Q路数字信号数据的时刻， n为读 指针地址， 由于进行了延时调整， 类似 I。 QQ、 IjQ 12(^ 2这样成对 （I 路数字信号数据与 Q路数字信号数据的下标相同） 的信号数据正交。 当 FIFO写启动信号在图示 a点位置到达， 则在同一时刻相同读指针地址读 取 I路数字信号和 Q路数字信号的信号数据， 得到的是类似 1^。、 I2Q！ 这样不成对 （即 I路数字信号数据与 Q路数字信号数据的下标不同） 的 信号数据， 也就无法得到正交的信号数据， 需要进行 FIFO指针的调整。 具体的， 可以调整 Q-FIFO的读指针地址， 使得当读取 I路数字信号的 信号数据时， 在同一时刻相同读指针地址读取 Q路数字信号时保证读取 到 信号数据， 从而得到了成对的正交性较好的信号数据。 需要说明的是， 上述实施例中调整 Q-FIFO 的读指针地址只是举例 说明， 本发明实施例并不局限于此， 还可以通过调整 I-FIFO的读指针地 址从而得到了成对的正交的信号数据， 当然， 也可以同时调整 I-FIFO和 Q-FIFO , 只要能够得到成对的正交的信号数据的调整方式都在本发明的 保护范围内。
上述的方法实施例的执行主体为 ADC, 采用上述方法， 在提高两路 信号正交性的同时， 降低了系统的实现成本以及设计和调测难度。
本发明实施例提供另一种改善复信号 IQ路正交性的方法，如图 2所 示， 该方法的执行主体为运算控制设备， 包括：
5201、运算控制设备采集 ADC对 I路模拟信号和 Q路模拟信号采样 后输出的 I路数字信号和 Q路数字信号。
5202、 运算控制设备根据该 I路数字信号和该 Q路数字信号计算出 第一调整时延并将该第一调整时延发送至 ADC, 则该 ADC根据该第一 调整时延调整该第一采样时钟得到第二采样时钟， 并利用该第二采样时 钟对该 I路模拟信号采样得到 I路模拟信号采样点； 和 /或， 该运算控制设备根据该 I路数字信号和该 Q路数字信号计算出第二 调整时延， 该运算控制设备将该第二调整时延发送至 ADC, 则该 ADC 根据该第二调整时延调整该第一采样时钟得到第三采样时钟， 并利用该 第三采样时钟对该 Q路模拟信号采样得到 Q路模拟信号采样点。 可选地， 运算控制设备将该第一调整时延和 /或该第二调整时延写入 非易失性存储器。
具体地计算过程参考图 11进行说明， 如图 11所示， 图 11表示 I+jQ 的幅频特性图， 横轴表示 ADC的采样频率 （Fs ) , 纵轴表示信号幅度， 主信号区域的面积表示信号本身的能量， 镜像信号区域的面积表示镜像 信号的能量， 其中， 镜像信号是由于 I路数字信号和 Q路数字信号不正 交产生的， 且主信号区域与镜像信号区域是关于二分之 Fs对称的， 由于 主信号能量与镜像信号能量的比值与 I路数字信号和 Q路数字信号距正 交偏差的时延相对应， 因此， 可以根据主信号能量与镜像信号能量的比 值得到 I路数字信号和 Q路数字信号距正交偏差的时延。
进一步地， 通过 I路数字信号和 Q路数字信号距正交偏差的时延可 以确定第一调整时延和第二调整时延， 具体地， 运算控制设备可以只确 定第一调整时延，且最终得到的 I路模拟信号采样点与没有进行时延调整 得到的 Q路模拟信号采样点正交； 或者， 运算控制设备可以只确定第二 调整时延， 且最终得到的 Q路模拟信号采样点与没有进行时延调整得到 的 I路模拟信号采样点正交； 运算控制设备还可以同时确定第一调整时延和第二调整时延， 且调 整并得到的 I路模拟信号采样点和 Q路模拟信号采样点正交。 本发明对 此不作限定。 可选地， 运算控制设备将该第一调整时延发送至 ADC, 则该 ADC 根据该第一调整时延调整该第一采样时钟得到第二采样时钟， 并利用该 第二采样时钟对该 I路模拟信号采样得到 I路模拟信号采样点； 或者， 运算控制设备将该第二调整时延发送至 ADC, 则该 ADC根据该第 二调整时延调整该第一采样时钟得到第三采样时钟， 并利用该第三采样 时钟对该 Q路模拟信号采样得到 Q路模拟信号采样点； 或者，
运算控制设备将该第一调整时延和该第二调整时延都发送至该 ADC , 则该 ADC根据该第一调整时延调整该第一采样时钟得到第二采样 时钟， 根据该第二调整时延调整该第一采样时钟得到第三采样时钟， 并 利用该第二采样时钟对该 I路模拟信号采样得到 I路模拟信号采样点，利 用该第三采样时钟对该 Q路模拟信号采样得到 Q路模拟信号采样点。 其中， 该第一调整时延和第二调整时延用于使该 I路模拟信号采样 点和该 Q路模拟信号采样点正交。
进一步地，为了保持 ADC在读取后输出的 I路数字信号和 Q路数字 信号的正交性， 该方法还包括：
该运算控制设备通过位于该 ADC 内的先入先出 （FIFO ) 队列单元 采集该 I路数字信号和该 Q路数字信号，在确定从该 FIFO队列单元在同 一时刻相同读指针地址采集的该 I路数字信号和该 Q路数字信号的信号 数据偏移时， 向该 ADC发送调整指令， 以调整该 I路数字信号和 /或该 Q 路数字信号的读指针地址。
需要说明的是， 对调整指针地址具体过程的说明， 参考上述实施例 中对图 10a和图 10b的说明， 此处就不再贅述了。 上述的方法实施例的执行主体为运算控制设备， 采用上述方法， 在 提高两路信号正交性的同时， 降低了系统的实现成本以及设计和调测难 度。
本发明实施例提供另一种改善复信号 IQ路正交性的方法，如图 3所 示， 该方法具体步骤包括：
S301、 ADC接收 I路模拟信号和 Q路模拟信号。
其中，该 ADC用于通过采样将连续变量的模拟信号转换为更容易储 存、 处理和发送的离散的数字信号。 例如， ADC接收从正交解调器发送并分别经过数控衰减器和抗混叠 滤波器后的 I路模拟信号和 Q路模拟信号。
5302、运算控制设备采集 ADC利用第一采样时钟对 I路模拟信号和 Q路模拟信号采样后输出的 I路数字信号和 Q路数字信号。
5303、 运算控制设备根据该 I路数字信号和该 Q路数字信号计算出 第一调整时延和第二调整时延， 并将该第一调整时延和第二调整时延发 送至 ADC。
具体的计算过程参考上述实施例对图 1 1 的说明， 在此就不再贅述 了。
5304、 该 ADC接收该第一调整时延和第二调整时延， 根据该第一调 整时延调整该第一采样时钟得到第二采样时钟， 并根据该第二调整时延 调整该第一采样时钟得到第三采样时钟。
5305、 该 ADC利用该第二采样时钟对该 I路模拟信号采样得到 I路 模拟信号采样点， 并将该 I路模拟信号采样点转换为 I路数字信号， 利用 该第三采样时钟对该 Q路模拟信号采样得到 Q路模拟信号采样点， 并将 该 Q路模拟信号采样点转换为 Q路数字信号。
其中， 该第一调整时延和该第二调整时延用于使该 I路模拟信号采 样点与该 Q路模拟信号采样点正交。
5306、 运算控制设备通过位于 ADC内的 FIFO队列单元在同一时刻 相同读指针地址采集该 I路数字信号和该 Q路数字信号。
5307、运算控制设备在确定从该 FIFO队列单元采集出的该 I路数字 信号和该 Q路数字信号的信号数据偏移时， 向该 ADC发送调整指令。
其中，该调整指令是在该运算控制设备所采集的 ADC在同一时刻相 同读指针地址从该 FIFO队列单元读取的该 I路数字信号和该 Q路数字信 号的信号数据偏移 （也即不正交） 时发出的； 该信号数据偏移为采集的 所述 I路数字信号和 Q路数字信号的采样周期数不同， 也可为运算控制 设备根据采集的 I路数字信号和 Q路数字信号的相位差不为 90度， 从而 确定该 I路数字信号和 Q路数字信号没有保持正交， 进而确定采集的该 I 路数字信号和该 Q路数字信号的信号数据偏移。
5308、 ADC根据该调整指令调整该 I路数字信号和该 Q路数字信号 的读指针地址。
其中， 对调整读指针地址具体过程的说明， 参考上述实施例中对图 10a和图 10b的说明， 此处就不再贅述了。 采用上述方法， 在提高两路信号正交性的同时， 降低了系统的实现 成本以及设计和调测难度， 同时， 保持了 ADC在同一时刻相同读指针地 址读取的两路信号的正交性。
需要说明的是， 对于前述的各方法实施例， 为了简单描述， 故将其 都表述为一系列的动作组合， 但是本领域技术人员应该知悉， 本发明并 不受所描述的动作顺序的限制， 其次， 本领域技术人员也应该知悉， 说 明书中所描述的实施例均属于优选实施例， 所涉及的动作和模块并不一 定是本发明所必须的。
本发明实施例提供一种模数转换器 ADC40, 如图 4所示， 包括： 输入接口， 用于接收 I路模拟信号和 Q路模拟信号。
例如， 接收从正交解调器发送并分别经过数控衰减器和抗混叠滤波 器后的 I路模拟信号和 Q路模拟信号。 第一内核单元 41 , 用于利用该第二采样时钟对该输入接口接收的 I 路模拟信号采样得到 I路模拟信号采样点，并将该 I路模拟信号采样点转 换为 I路数字信号。
第二内核单元 42, 用于利用该第三采样时钟对该输入接口接收的 Q 路模拟信号采样得到 Q路模拟信号采样点 , 并将该 Q路模拟信号采样点 转换为 Q路数字信号。
第一时延调整单元 43 , 用于根据第一调整时延调整第一采样时钟得 到第二采样时钟。 第二时延调整单元 44 , 用于根据第二调整时延调整第一采样时钟得 到第三采样时钟。 其中， 该第一调整时延和该第二调整时延用于使该 I路模拟信号采 样点和该 Q路模拟信号采样点正交。
可选地， 第一时延调整单元 43和第二时延调整单元 44的时延初始 值为 0 , 其中， 该时延初始值可以为该 ADC对该 I路模拟信号和 Q路模 拟信号进行首次采样的时延调整时间。
需要说明的是， 第一时延调整单元 43和第二时延调整单元 44的时 延初始值可以都为 0 , 也可以一个为 0, 另一个不为 0 , 还可以是其他值， 并且若 I路模拟信号和 Q路模拟信号采样的时延初始值不同， 则对 I路 模拟信号和 Q路模拟信号采样的时钟也不同， 本发明对此不作限定， 但 是不论时延初始值为何值，在后续的时延调整中都会将该 I路模拟信号和 Q路模拟信号的初始值时延的差值抵消， 例如， I路模拟信号采样的时延 初始值为 X , Q路模拟信号采样的时延初始值为 Υ , X比 Y滞后一个周 期而无法保持两路信号的正交性， 现将两路信号调整至 Z才能保持两路 信号的正交性， 且 X和 Y都滞后于 Z , 则在后续获得的第二调整时延相 对于获得的第三调整时延向前多调整一个周期， 从而保持两路信号的正 交， 这里只是举例说明， 本发明实施例并不局限于此。
进一步地，该 ADC还包括：第一时延调整接口和第二时延调整接口， 该第一时延调整接口， 用于接收第一调整时延。
其中，该第一时延调整接口接收运算控制设备发送的第一调整时延。 该第二时延调整接口， 用于接收第二调整时延。 其中，该第二时延调整接口接收运算控制设备发送的第二调整时延。 需要说明的是， 在实际应用中， 上述输入接口和上述第一时延调整 接口以及第二时延调整接口还可以集成为同一个接口， 也可以为各自独 立的接口， 或者， 输入接口为独立的接口， 第一时延调整接口和第二时 延调整接口集成为一个接口， 本发明对此不作限定。
可选地， 如图 5所示， 该 ADC40还包括： 第一 FIFO队列单元 45 , 与该第一内核单元 41相连， 用于将该 I路数字信号输出， 并输出给运算 控制设备以采集该 I 路数字信号， 接收该运算控制设备所发的调整该 I 路数字信号和该 Q路数字信号的读指针地址的调整指令。
第二 FIFO队列单元 46 , 与该第二内核单元 42相连， 用于将该 Q路 数字信号输出， 并输出给运算控制设备以采集该 Q路数字信号， 接收该 运算控制设备所发的调整该 I路数字信号和该 Q路数字信号的读指针地 址的调整指令；
其中，该调整指令是在该运算控制设备所采集的 ADC在同一时刻相 同读指针地址从该 FIFO队列单元读取的该 I路数字信号和该 Q路数字信 号的信号数据偏移 （也即不正交） 时发出的； 该信号数据偏移为采集的 所述 I路数字信号和 Q路数字信号的采样周期数不同， 也可为运算控制 设备根据采集的 I路数字信号和 Q路数字信号的相位差不为 90度， 从而 确定该 I路数字信号和 Q路数字信号没有保持正交， 进而确定采集的该 I 路数字信号和该 Q路数字信号的信号数据偏移。
优选地， 如图 6 所示， 该 ADC40 , 还包括在第一时延调整单元 43 所在线路 a上配置的第一开关 Kl 以及在第一时延调整单元 43所在线路 a配置的寄存器配置旁路 b和该寄存器配置旁路 b的第二开关 K2, 还包 括在第二时延调整单元 44所在线路 c上的第三开关 Κ3, 以及在第二时延 调整单元 44所在线路 c配置的寄存器配置旁路 d和该寄存器配置旁路 d 的第四开关 K4。
其中， 上述寄存器配置旁路 b用于对第一时延调整单元进行旁路； 上述寄存器配置旁路 d用于对第二时延调整单元进行旁路；
具体地， 当传输两路相互独立的信号 （即不存在正交性而独立传输 的信号） 时， 并不需要对该两路独立信号进行采样时钟的调整， 则可以 将第一开关 和第三开关 K3断开， 将第二开关 Κ2和第四开关 Κ4闭合， 这样， 该两路独立信号的采样时钟就不需要再通过第一时延调整单元 43 和第二时延调整单元 44进行调整， 简化了采样的过程， 降低了 ADC调 整时延时对设备的损耗， 提高了 ADC的性能。 该实施例提供的 ADC 还可以应用在只对接收的一路信号进行采样 的过程， 同样地， 该一路信号也不需要进行采样时钟的调整， 示例地， 当第一内核单元 41接收该一路信号时， 将第一开关 断开， 第二开关 K2闭合； 或者， 当第二内核单元 42接收该一路信号时， 将第三开关 Κ3 断开， 第四开关 Κ4闭合。 上述实施例提供的 ADC 能够根据接收的不同信号在不同的采样时 钟对信号进行采样， 在实际应用方面具有很强的灵活性， 当接收两路相 互正交的信号时， 通过调整两路正交的模拟信号的采样时钟， 在提高两 路信号正交性的同时， 降低了系统的实现成本以及设计和调测难度； 当 接收两路独立信号或者只接收到一路信号时， 由于不需要进行采样时钟 的调整， 所以该 ADC可以通过开关的断开与闭合来控制信号采样时钟的 调整。
所属本领域的技术人员可以清楚地了解到， 为描述的方便和简洁， 上述描述的 ADC和运算控制设备的具体工作过程， 可以参考前述方法实 施例中的对应过程， 在此不再贅述。 另外， 在本发明实施例中的各单元可以集成在一个处理单元中， 也 可以是各个单元物理独立， 也可以各单元中的两个或两个以上单元集成 在一个单元中。 上述集成的单元既可以采用硬件的形式实现， 也可以采 用硬件加软件功能单元的形式实现。
本发明实施例提供一种运算控制设备 70, 如图 7所示， 包括： 采集单元 71 , 用于采集 ADC对 I路模拟信号和 Q路模拟信号采样 后输出的 I路数字信号和 Q路数字信号。
运算单元 72, 用于根据该 I路数字信号和该 Q路数字信号计算出第 一调整时延和 /或第二调整时延。
具体的计算过程参考上述实施例对图 1 1 的说明， 在此就不再贅述 了。
发送单元 73 , 用于在该运算单元 72运算出第一调整时延时， 将该 第一调整时延发送至该 ADC, 以使得该 ADC根据该第一调整时延调整 该第一采样时钟得到第二采样时钟，并利用该第二采样时钟对该 I路模拟 信号采样得到 I路模拟信号采样点； 或者，
在该运算单元 72运算出第二调整时延时，将该第二调整时延发送至 该 ADC, 以使得该 ADC根据该第二调整时延调整该第一采样时钟得到 第三采样时钟， 并利用该第三采样时钟对该 Q路模拟信号采样得到 Q路 模拟信号采样点； 或者，
在该运算单元 72运算出第一调整时延时和第二调整时延时，将该第 一调整时延和该第二调整时延发送至该 ADC, 以使得该 ADC根据该第 一调整时延调整该第一采样时钟得到第二采样时钟， 根据该第二调整时 延调整该第一采样时钟得到第三采样时钟， 并利用该第二采样时钟对该 I 路模拟信号采样得到 I路模拟信号采样点， 利用该第三采样时钟对该 Q 路模拟信号采样得到 Q路模拟信号采样点。
其中， 该第一调整时延和第二调整时延用于使该 I路模拟信号采样 点和该 Q路模拟信号采样点正交。
进一步地， 该发送单元 73 , 还用于通过位于该 ADC内的 FIFO队列 单元 （包括第一 FIFO队列单元和第二 FIFO队列单元） 在同一时刻相同 读指针地址采集该 I路数字信号和该 Q路数字信号， 在确定采集的该 I 路数字信号和该 Q路数字信号的信号数据偏移时，向该 ADC发送调整指 令， 以调整该 I路数字信号和 /或该 Q路数字信号的读指针地址。
具体地， 运算单元可以只确定第一调整时延， 且最终得到的 I路模 拟信号采样点与没有进行时延调整得到的 Q路模拟信号采样点正交； 或 者， 运算单元可以只确定第二调整时延， 且最终得到的 Q路模拟信号采 样点与没有进行时延调整得到的 I路模拟信号采样点正交；
运算单元还可以同时确定第一调整时延和第二调整时延， 且调整并 得到的 I路模拟信号采样点和 Q路模拟信号采样点正交。 本发明对此不 作限定。
需要说明的是，该运算控制设备可以为 FPGA ( Field - Programmable Gate Array, 现场可编程门阵列 )或者 DSP ( Digital Signal Processing, 数 字信号处理器） ， 这种实现方式能够实现快速、 连续的时延调整； 或者， 该运算控制设备的采集单元为 FPGA或者 DSP, 该运算控制设备的 运算单元和发送单元包含在单板上的 CPU ( Central Processing Unit, 中央 处理器）中， 这种实现方式不占用逻辑或者 DSP资源， CPU只计算一次， 后续每次上电直接配置即可； 或者，
该运算控制设备采集单元为 FPGA或者 DSP , 该运算控制设备的运 算单元为个人计算机 PC ( personal computer, 个人计算机） ， 该运算控 制设备的发送单元包含在 CPU中， 这种实现方式适用于运算方法比较复 杂， 单板上的 CPU很难完成运算的情况。
进一步地， 该发送单元包含在单板上的 CPU中时， 还用于将该第一 调整时延和 /或该第二调整时延写入非易失性存储器。 采用上述的运算控制设备， 在提高两路信号正交性的同时， 降低了 系统的实现成本以及设计和调测难度。 所属本领域的技术人员可以清楚地了解到， 为描述的方便和简洁， 上述描述的 ADC和运算控制设备的具体工作过程， 可以参考前述方法实 施例中的对应过程， 在此不再贅述。 另外， 在本发明实施例中的各单元可以集成在一个处理单元中， 也 可以是各个单元物理独立， 也可以各单元中的两个或两个以上单元集成 在一个单元中。 上述集成的单元既可以采用硬件的形式实现， 也可以采 用硬件加软件功能单元的形式实现。
本发明实施例提供一种接收机 80 , 如图 8所示， 包括： 上述实施例 描述的 ADC40和上述实施例描述的运算控制设备 70。
采用上述的接收机， 在提高两路信号正交性的同时， 降低了系统的 实现成本以及设计和调 'j难度。
需要说明的是， 上述 ADC应用于上述改善复信号 IQ路正交性的方 法， 且该 ADC中的各个单元也与该方法中的各步骤相对应， 上述运算控 制设备也应用于上述改善复信号 IQ路正交性的方法， 且该运算控制设备 中的各个单元也与该方法中的各步骤相对应。 本发明实施例提供一种通信系统， 包括上述接收机。
需要说明的是， 该通信系统可以是 GSM ( Global System for Mobile communications , 全球移动通信系统), CDMA ( Code Division Multiple Access , 码分多址） 系统， TDMA ( Time Division Multiple Access , 时 分多址） 系统， WCDMA ( Wideband Code Division Multiple Access Wireless , 宽带码分多 址 ) , FDMA ( Frequency Division Multiple Addressing , 频分多址)系统, OFDMA ( Orthogonal Frequency-Division Multiple Access , 正交频分多址） 系统， 单载波 FDMA ( SC-FDMA ) 系 统， GPRS ( General Packet Radio Service , 通用分组无线业务 ) 系统， LTE ( Long Term Evolution , 长期演进） 系统， 以及其他此类通信系统。 采用上述的通信系统， 在提高两路信号正交性的同时， 降低了系统 的实现成本以及设计和调测难度。 本发明实施例中的 "和 /或" 指的是 "和" ， 或者， "或" ， 例如 A 和 /或 B , 代表的是 "A和 B" , 或者， "A或 B" , 也就是， A, B , A 和 B三种情况中的任意一种。
以上所述， 仅为本发明的具体实施方式， 但本发明的保护范围 并不局限于此， 任何熟悉本技术领域的技术人员在本发明揭露的技 术范围内， 可轻易想到变化或替换， 都应涵盖在本发明的保护范围 之内。 因此， 本发明的保护范围应所述以权利要求的保护范围为准。

Claims (11)

  1. 权 利 要 求 书
    1、 一种改善复信号 IQ路正交性的方法， 其特征在于， 包括： 模数转换器 ( ADC )接收 I路模拟信号和 Q路模拟信号；
    所述 A D C根据第一调整时延调整第一采样时钟得到第二采样时钟， 利用所述第二采样时钟对所述 I路模拟信号采样得到 I路模拟信号采样 点， 并将所述 I路模拟信号采样点转换为 I路数字信号； 和 /或，
    所述 ADC根据第二调整时延调整所述第一采样时钟得到第三采样时 钟， 利用所述第三采样时钟对所述 Q路模拟信号采样得到 Q路模拟信号 采样点， 并将所述 Q路模拟信号采样点转换为 Q路数字信号； 其中， 所 述第一调整时延和所述第二调整时延用于使所述 I 路模拟信号采样点与 所述 Q路模拟信号采样点正交。
  2. 2、 根据权利要求 1所述的方法， 其特征在于， 还包括接收所述第一 调整时延和 /或所述第二调整时延。
  3. 3、 根据权利要求 1或 2所述的方法， 其特征在于， 所述 ADC根据 第一调整时延调整第一采样时钟得到第二采样时钟， 利用所述第二采样 时钟对所述 I路模拟信号采样得到 I路模拟信号采样点， 并将所述 I路模 拟信号采样点转换为 I路数字信号； 和 /或， 所述 ADC根据第二调整时延 调整所述第一采样时钟得到第三采样时钟， 利用所述第三采样时钟对所 述 Q路模拟信号采样得到 Q路模拟信号采样点， 并将所述 Q路模拟信号 采样点转换为 Q路数字信号之后， 还包括：
    所述 ADC通过位于所述 ADC内部的先入先出 （FIFO ) 队列单元将 所述 I路数字信号和所述 Q路数字信号输出， 并输出给运算控制设备以 采集所述 I路数字信号和所述 Q路数字信号， 接收所述运算控制设备所 发的调整所述 I路数字信号和 /或所述 Q路数字信号的读指针地址的调整 指令， 所述调整指令是在所述运算控制设备在同一时刻相同读指针地址 从所述 FIFO队列单元采集的所述 I路数字信号和所述 Q路数字信号的信 号数据偏移时发出的。
    4、 根据权利要求 1至 3任一项所述的方法， 其特征在于， 还包括： 所述 ADC将自身的时延初始值置 0, 并利用所述第一采样时钟对 I路模 拟信号和 Q路模拟信号采样， 所述时延初始值为所述 ADC对所述 I路模 拟信号和 Q路模拟信号进行首次采样的时延调整时间。
    5、 一种改善复信号 IQ路正交性的方法， 其特征在于， 包括： 运算控制设备采集模数转换器 （ ADC ) 对 I路模拟信号和 Q路模拟 信号采样后输出的 I路数字信号和 Q路数字信号； 所述运算控制设备根据所述 I路数字信号和所述 Q路数字信号计算 出第一调整时延并将所述第一调整时延发送至 ADC,则所述 ADC根据所 述第一调整时延调整所述第一采样时钟得到第二采样时钟， 并利用所述 第二采样时钟对所述 I路模拟信号采样得到 I路模拟信号采样点； 和 /或， 所述运算控制设备根据所述 I路数字信号和所述 Q路数字信号计算 出第二调整时延， 所述运算控制设备将所述第二调整时延发送至 ADC, 则所述 ADC根据所述第二调整时延调整所述第一采样时钟得到第三采样 时钟， 并利用所述第三采样时钟对所述 Q路模拟信号采样得到 Q路模拟 信号采样点。
  4. 6、 根据权利要求 5所述的方法， 其特征在于， 还包括：
    所述运算控制设备通过位于所述 ADC内的先入先出（FIFO )队列单 元采集所述 I路数字信号和所述 Q路数字信号，在确定从所述 FIFO队列 单元在同一时刻相同读指针地址采集的所述 I路数字信号和所述 Q路数 字信号的信号数据偏移时， 向所述 ADC发送调整指令， 以调整所述 I路 数字信号和 /或所述 Q路数字信号的读指针地址。
  5. 7、 根据权利要求 5或 6所述的方法， 其特征在于， 还包括： 将所述第一调整时延和 /或所述第二调整时延写入非易失性存储器。
    8、 一种模数转换器 （ADC ) , 其特征在于， 包括：
    输入接口， 用于接收 I路模拟信号和 Q路模拟信号；
    第一时延调整单元， 用于根据第一调整时延调整第一采样时钟得到 第二采样时钟；
    第二时延调整单元， 用于根据第二调整时延调整第一采样时钟得到 第三采样时钟；
    第一内核单元， 用于利用所述第二采样时钟对所述输入接口接收的 I路模拟信号采样得到 I路模拟信号采样点， 并将所述 I路模拟信号采样 点转换为 I路数字信号；
    第二内核单元， 用于利用所述第三采样时钟对所述输入接口接收的
    Q路模拟信号采样得到 Q路模拟信号采样点， 并将所述 Q路模拟信号采 样点转换为 Q路数字信号； 其中， 所述第一调整时延和所述第二调整时延用于使所述 I路模拟 信号采样点和所述 Q路模拟信号采样点正交。
    9、 根据权利要求 8 所述的 ADC, 其特征在于， 还包括第一时延调 整接口和第二时延调整接口，
    所述第一时延调整接口， 用于接收第一调整时延；
    所述第二时延调整接口， 用于接收第二调整时延。
    10、 根据权利要求 8或 9所述的 ADC, 其特征在于， 还包括： 第一先入先出 （FIFO ) 队列单元， 与所述第一内核单元相连， 用于 将所述 I路数字信号输出，并输出给运算控制设备以采集所述 I路数字信 号， 接收所述运算控制设备所发的调整所述 I路数字信号和 /或所述 Q路 数字信号的读指针地址的调整指令；
    第二先入先出队列单元， 与所述第二内核单元相连， 用于将所述 Q 路数字信号输出， 并输出给运算控制设备以采集所述 Q路数字信号， 接 收所述运算控制设备所发的调整所述 I路数字信号和 /或所述 Q路数字信 号的读指针地址的调整指令；
    所述调整指令是在所述运算控制设备在同一时刻相同读指针地址从 所述 FIFO队列单元采集的所述 I路数字信号和所述 Q路数字信号的信号 数据偏移时发出的。
    1 1、 根据权利要求 8至 10任一项所述的 ADC, 其特征在于， 所述 第一时延调整单元和所述第二时延调整单元的时延初始值为 0,所述时延 初始值为所述 ADC对所述 I路模拟信号和 Q路模拟信号进行首次采样的 时延调整时间。
    12、 根据权利要求 8至 11 中任一项所述的 ADC, 其特征在于， 还 包括寄存器配置旁路， 用于对第一时延调整单元和 /或第二时延调整单元 进行旁路。
  6. 13、 一种运算控制设备， 其特征在于， 包括：
    采集单元， 用于采集模数转换器 ( ADC ) 对 I路模拟信号和 Q路模 拟信号采样后输出的 I路数字信号和 Q路数字信号；
    运算单元， 用于根据所述 I路数字信号和所述 Q路数字信号运算出 第一调整时延和 /或第二调整时延；
    发送单元， 用于在所述运算单元运算出第一调整时延时， 将所述第 一调整时延发送至所述 ADC,以使得所述 ADC根据所述第一调整时延调 整所述第一采样时钟得到第二采样时钟， 并利用所述第二采样时钟对所 述 I路模拟信号采样得到 I路模拟信号采样点； 或者，
    在所述运算单元运算出第二调整时延时， 将所述第二调整时延发送 至所述 ADC,以使得所述 ADC根据所述第二调整时延调整所述第一采样 时钟得到第三采样时钟， 并利用所述第三采样时钟对所述 Q路模拟信号 采样得到 Q路模拟信号采样点； 或者，
    在所述运算单元运算出第一调整时延时和第二调整时延时， 将所述 第一调整时延和所述第二调整时延发送至所述 ADC , 以使得所述 ADC 根据所述第一调整时延调整所述第一采样时钟得到第二采样时钟， 根据 所述第二调整时延调整所述第一采样时钟得到第三采样时钟， 并利用所 述第二采样时钟对所述 I路模拟信号采样得到 I路模拟信号采样点，利用 所述第三采样时钟对所述 Q路模拟信号采样得到 Q路模拟信号采样点； 其中，所述第一调整时延和第二调整时延用于使所述 I路模拟信号采样点 和所述 Q路模拟信号采样点正交。
  7. 14、 根据权利要求 13所述的设备， 其特征在于， 所述发送单元， 还 用于通过位于所述 ADC内的先入先出 （FIFO )队列单元在同一时刻相同 读指针地址采集所述 I路数字信号和所述 Q路数字信号， 在确定采集的 所述 I路数字信号和所述 Q路数字信号的信号数据偏移时， 向所述 ADC 发送调整指令， 以调整所述 I路数字信号和 /或所述 Q路数字信号的读指 针地址。
  8. 15、 根据权利要求 13或 14所述的设备， 其特征在于， 所述运算控 制设备为现场可编程门阵列 （FPGA ) 或者数字信号处理器 （DSP ) ； 或 者，
    所述运算控制设备的采集单元为 FPGA或者 DSP , 所述运算控制设 备的运算单元和发送单元包含在单板上的中央处理器 （CPU ) 中； 或者， 所述运算控制设备采集单元为 FPGA或者 DSP , 所述运算控制设备 的运算单元为个人计算机 PC, 所述运算控制设备的发送单元包含在单板 上的 CPU中。
  9. 16、 根据权利要求 15所述的设备， 其特征在于， 所述发送单元包含 在单板上的 CPU中时，还用于将所述第一调整时延和 /或所述第二调整时 延写入非易失性存储器。
  10. 17、 一种接收机， 其特征在于， 包括： 根据权利要求 8至 12任意一 项所述的模数转换器 （ADC ) 和根据权利要求 13至 16任意一项所述的 运算控制设备。
  11. 18、 一种通信系统， 其特征在于， 包括： 权利要求 17所述的接收机。
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