CN104184491B - 一种宽带数字解跳装置 - Google Patents
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Abstract
本发明提供了一种宽带数字解跳装置，包括依次相连的采样时钟电路、宽带A/D采样转换电路、信号处理电路和外部接口电路；其中，宽带A/D采样转换电路用于接收宽带射频及高中频信号；信号处理电路包括依次相连的时序控制电路、数字DDS电路和低通滤波电路；所述时序控制电路与宽带A/D采样转换电路相连；所述低通滤波电路与外部接口电路相连。能够用数字化的方式实现了突发通信中常要的解跳功能，且具有小型化，低功耗，高性价比等特点，可靠性高，扩展性强。
Description
技术领域
本发明涉及一种宽带数字解跳装置，特别是涉及一种适用于突发通信系统中的宽带解跳装置。
背景技术
为了解决信息拥堵，增强系统的抗干扰能力，现实中很多突发通信系统，比如二次雷达，都采用跳扩频技术体制，跳扩频系统比一般的系统具有更高的设计复杂度，尤其是接收信道中的模拟跳频源和预选滤波器的设计，它们占用资源多，使用繁琐，常常是影响系统成功与否的设计瓶颈。为了保证有较高的动态和灵敏度，绝大多数接收机都选用经典的超外差低中频接收架构，每次都要先经过预选滤波器滤掉镜频和干扰信号，然后通过模拟混频器和跳频本振下变成固定的低中频信号，从而实现解跳功能。但公知的是采用此种方式会增加较多的模拟信号处理环节，如预选滤波器、混频器、跳频本振、各种均衡器等，这些模拟电路的不仅会造成信号失真，而且对提高可靠性、缩小体积、降低成本和功耗也是不利的。同时，由于模拟滤波器限制了中频带宽，也导致了系统可扩展性差。
发明内容
本发明要解决的技术问题是提供一种系统设计复杂度更低，产品可靠性更高，扩展性更好的适用于突发通信系统中的宽带解跳装置。
本发明采用的技术方案如下：
随着大规模集成电路技术的迅速发展，数字信号处理的手段得到极大增强，现在FPGA内部运算速度最高可达近1GMHz，通过FPGA内部上百万门的逻辑资源，实现接收系统的宽带数字解跳变为可能。
一种宽带数字解跳装置，其特征在于：包括依次相连的采样时钟电路、宽带A/D采样转换电路、信号处理电路和外部接口电路；其中，宽带A/D采样转换电路用于接收宽带射频及高中频信号；信号处理电路包括依次相连的时序控制电路、数字DDS电路和低通滤波电路；所述时序控制电路与宽带A/D采样转换电路相连；所述低通滤波电路与外部接口电路相连。
所述采样时钟电路产生的时钟信号精度小于等于1ppm，抖动少于1ps。
还包括连接于数字DDS电路与低通滤波电路之间的数字降速电路。
所述时序控制电路又与外部接口电路和采样时钟电路相连。
所述时序控制电路还包括数据缓存模块。
所述采样时钟电路还包括滤波匹配电路。
所述宽带A/D采样转换电路包括A/D转换电路和两个相同的无源差分匹配电路；两个无源差分匹配电路串联后与A/D转换电路相连。
所述两个无源差分匹配电路背对背相连。
所述数字DDS电路还包括随机扰动模块，所述随机扰动模块与DDS电路中相位累加器的寄存器和加法器相连；所述随机扰动模块又与时序控制电路相连。
所述低通滤波电路为倒置型低通滤波电路。
与现有技术相比，本发明的有益效果是：能够用数字化的方式实现了突发通信中常要的解跳功能，且具有小型化，低功耗，高性价比等特点，可靠性高，扩展性强。
附图说明
图1为本发明其中一实施例的原理示意图。
图2为图1所示实施例中的采样时钟电路的滤波匹配电路示意图。
图3为图1所示实施例中宽带A/D采样转换电路中两个无源差分器的连接示意图。
图4为图1所示实施例中数字DDS电路框图。
图5为图1所示实施例中数字降速电路框图。
图6为图1所示实施例中低通滤波电路框图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
本说明书(包括任何附加权利要求、摘要和附图)中公开的任一特征，除非特别叙述，均可被其他等效或者具有类似目的的替代特征加以替换。即，除非特别叙述，每个特征只是一系列等效或类似特征中的一个例子而已。
如图1所示，一种宽带数字解跳装置，包括依次相连的采样时钟电路、宽带A/D采样转换电路、信号处理电路和外部接口电路。其中，宽带A/D采样转换电路用于接收宽带射频及高中频信号，在时钟驱动下，把宽带模拟信号转换成数字信号，并提供给信号处理电路。采样时钟电路产生时钟信号，传输给宽带A/D采样转换电路。信号处理电路包括依次相连的时序控制电路、数字DDS电路和低通滤波电路；所述时序控制电路与宽带A/D采样转换电路相连；所述低通滤波电路与外部接口电路相连。
在本具体实施例中，所述采样时钟电路产生高精度(精度小于等于1ppm)、低抖动(抖动少于1ps)的时钟信号。信号处理电路通过对单片FPGA编程，实现对输入的宽带信号进行动态的数字解跳，并把处理后得到的基带数据送外部接口电路；外部接口电路与FPGA连接，用于将FPGA处理后的基带数据送出。
所述时序控制电路又与外部接口电路和采样时钟电路相连。外部接口电路接收外部控制信号，从而可以通过控制时序控制电路和采用时钟电路来处理不同带宽的射频信号，方便在更多场合使用，适应性和扩展性强。在本具体实施例中，采样时钟电路还配置有SPI配置接口，FPGA中的时序控制电路通过接口对其设置不同参数，从而可以按照要求输出高精度、低抖动的时钟信号，输出还可包括COMS，LVDS，LVPECL等电平特性，适用性和扩展性强。
在本具体实施例中，应用了带通采样定理，直接数字频率合成，多速率信号处理技术，具体实现还涉及到了粘合各模块的时序控制技术。根据奈奎斯特带通采样定理，采样频率至少要大于有用信号带宽的两倍，才能确保信号无失真回复。公知的采样频率是要满足式(1)要求，且最佳采样频率要满足式(2)要求。
式中，为采样频率，fs和fL分别为载波信号的最大和最小频率，n取能满足fs≥2(fH-fL)的整数。发明中选取了式(2)中的采样频率，采样频率落在带宽的拐点上，从而保证了采样后的信号之间具有最大的保护带宽。直接数字频率合成涉及到把232内的数据线性映射到0到2π的角度范围内，并输出正交的正余弦值。
还包括连接于数字DDS电路与低通滤波电路之间的数字降速电路。同时为了降低数据流处理速度，根据实际可进行抽取控制，抽取变换见式(3)。
通过FPGA编程对这几部分进行处理和控制，最终实现了图1中所示实施例中的的基带数据输出。
所述时序控制电路还包括数据缓存模块。在外部信号的控制下，对输入的数字信号进行实时缓存，结合后续的DDS电路，该缓存可以保证DDS在动态换频时，数据不丢失；此外时序控制电路完成了，各个模块的协同处理，比如采样频率、DDS相位，滤波器参数加载的管理，状态机信号的启动以及整个系统的中各模块的时钟使能。
要保证宽带采样，需要高质量时钟电路，时钟抖动对采样信噪比的影响见式(4)和(5)。
SNRjitter＝-20lg(2πfAtjitter)dB (4)
式中fA为信号输入频率，SNRADC为芯片固有的信噪比，其中SNRjitter为抖动所带来的恶化信噪比。本发明选用了400MHz时钟采样500MHz高中频输入示例，SNRADC为65dB，如要想得到总信噪比SNRtotal是60dB，根据式(4)和(5)可知tjitter要小于320飞秒，要求很高。针对此要求，选用了专用的时钟芯片，比如Analog公司的AD951X系列芯片。
同时，所述采样时钟电路还包括滤波匹配电路，要进行时钟滤波匹配电路设计(见图2)。此电路对时钟的相噪、启动时间和稳定性有重大影响，相应的电阻R和电容C的值，可根据锁相环PLL的相关知识得出，示例中先让时钟芯片产生了2.0GHz内部振荡，最后再分频出400MHz时钟，由此算出的具体值为：R1—6.2KΩ，R2—3.04KΩ，C1—108pf，C2—1.47nf，C3—17.3pf，这些值可以保证产生2.8GHz以内的采样时钟，完全能满足当前的设计要求。本电路有参数寄存器(数据缓存模块)，通过SPI接口可以实时修改参数，从而可以动态改变输出时钟频率、电压，有很好的扩展性能。
所述宽带A/D采样转换电路包括A/D转换电路和两个相同的无源差分匹配电路；两个无源差分匹配电路串联后与A/D转换电路相连。输入信号在流经匹配不佳的电路时会恶化信号质量，尤其是偶阶谐波性能，在本具体实施例中采用了两个相同的无源差分匹配电路串联。
如图3所示，所述两个无源差分匹配电路背对背相连。通过背对背连接可以减少匹配失真，尤其适用于较大宽带的高频输入信号。同时还完成信号从单端到差分的转换过程，可以有效地抑制共模干扰。
如图4所示，所述数字DDS电路还包括随机扰动模块，所述随机扰动模块与DDS电路中相位累加器的寄存器和加法器相连；所述随机扰动模块又与时序控制电路相连。
信号经A/D电路转换之后，会成变成以fA±nfs为中心拓展的信号序列，由于是突发通信系统，发射和接收的频率都可以通过算法实现得知，所有可以利用DDS动态生成一对严格正交的频率，完成宽带范围内某一个载波的频谱搬移。图4中相位增量由式(6)计算：
fout为要产生的频率，具体设定值可以通过fA±nfs计算出，fs为数据序列流动时钟，本具体实施例中fout为100MHz，fs为400MHz。为了满足宽带变频的要求，增高输出频谱的无杂散动态范围，电路中特设了一个随机扰动模块输出随机扰动值，用来打乱每个时钟节拍增加的固定相位，从而提高DDS的无杂散动态范围。该扰动值由伪随机序列完成，同时接收外部控制，根据需要选择是否启动。整个电路都在一个统一的时钟clk驱动下完成，保证各寄存器之间数据读写的高可靠性。由于采用FPGA编程实现，电路中的相位量化器和三角函数查找表，都使用了量化手段，量化的具体方式是相位量化的位数要比相位代表的正弦输出值位数多两位，对应到本发明中是16位和14位，从而可保证有60dB的正交抑制性，满足了绝大多数的系统需求，计算公式见式(7)，如果需要更高指标，可按此种方式同时增加位数，每增加一位大约可增加6dB的抑制。
式中为给定的正交误差，MI为虚假抑制度，如果要使MI为60dB，则误差必须小于0.1°。
图5所示，数字降速电路，根据需要，该电路可对前一级的处理数据进行降速处理，从而减少FPGA资源消耗，降低后级滤波的设计难度。该电路使用时要注意，降速后的数据速率必须大于有用信号带宽的2倍。本发明中采用CIC低通滤波方法实现，由于是前级滤波，重点是完成抽取，精系化的滤波可由后级的自适应低通滤波电路完成。
图6所示，是低通滤波器电路。系统根据应用需要，可以预先计算出多套滤波系数，以针对不同的带宽要求。此滤波是一个子基带滤波器，不是对应于整个系统的大带宽—(nB，(n+1)B)，而是对应于具体的某一个子带宽。该滤波器设置了可达90阶的抽头系数，在归一化到0.4的带宽上，阻带衰减大于65dB，满足机载产品的基带解调需求。输入信号先经过缓存，然后采用倒置型的数字低通滤波器，该流水线结构可共用FPGA的乘累加资源，提高资源利用率。不同特性的滤波器系数可以在外部信号的控制下实现动态加载，从而可以在零中频上限定有效的带宽，达到自适应滤波目的。
Claims (10)
1.一种宽带数字解跳装置，其特征在于：包括依次相连的采样时钟电路、宽带A/D采样转换电路、信号处理电路和外部接口电路；其中，宽带A/D采样转换电路用于接收宽带射频及高中频信号；信号处理电路包括依次相连的时序控制电路、数字DDS电路和低通滤波电路；所述时序控制电路与宽带A/D采样转换电路相连；所述低通滤波电路与外部接口电路相连。
2.根据权利要求1所述的宽带数字解跳装置，其特征在于：所述采样时钟电路产生的时钟信号精度小于等于1ppm，抖动少于1ps。
3.根据权利要求2所述的宽带数字解跳装置，其特征在于：还包括连接于数字DDS电路与低通滤波电路之间的数字降速电路。
4.根据权利要求1所述的宽带数字解跳装置，其特征在于：所述时序控制电路又与外部接口电路和采样时钟电路相连。
5.根据权利要求1所述的宽带数字解跳装置，其特征在于：所述时序控制电路还包括数据缓存模块。
6.根据权利要求1所述的宽带数字解跳装置，其特征在于：所述采样时钟电路还包括滤波匹配电路。
7.根据权利要求1所述的宽带数字解跳装置，其特征在于：所述宽带A/D采样转换电路包括A/D转换电路和两个相同的无源差分匹配电路；两个无源差分匹配电路串联后与A/D转换电路相连。
8.根据权利要求7所述的宽带数字解跳装置，其特征在于：所述两个无源差分匹配电路背对背相连。
9.根据权利要求1所述的宽带数字解跳装置，其特征在于：所述数字DDS电路还包括随机扰动模块，所述随机扰动模块与DDS电路中相位累加器的寄存器和加法器相连；所述随机扰动模块又与时序控制电路相连。
10.根据权利要求1所述宽带数字解跳装置，其特征在于：所述低通滤波电路为倒置型低通滤波电路。
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