CN103681796A - 多晶硅二极管带隙基准 - Google Patents

Abstract

本发明涉及多晶硅二极管带隙基准，其中，器件和技术的代表性实施方式利用至少一个多晶硅二极管并且不利用硅二极管，提供带隙基准电压。所述多晶硅二极管包括三部分，轻掺杂部分在每一端均与一个更重掺杂的部分侧接。

Description

多晶硅二极管带隙基准

技术领域

本公开涉及一种带隙基准电路，特别是涉及具有多晶硅二极管的带隙基准电路、以及其中的多晶硅二极管及其制造方法。

背景技术

当片上器件被限制为仅为应用所必需的器件时，高容量半导体制造可使生产成本减少。换言之，制造期间形成在芯片上的器件库可被简化为有限的器件类型或器件族的集合。除了其他方面，这也会避免不必要的晶片处理和器件库支持成本。通过消除至少这些费用，可以获得显著的高容量生产成本的节省。

约束或限制器件库的一个后果就是通用电路解决方案可能并非一直都是可行的。例如，对于使用库中的器件进行组配普通电路来说，某些器件可能无法使用。普通电路设计可能需要修改，以包括受限的器件库的器件，而不是例如其他更普遍使用的器件。然而，这不总是被期望的，特别是当可用库器件的性能规格较不适用于该应用时。

一些解决方案包括将具有所期望的性能特性的器件加入片上器件库里。这会增加一般都不会用于所述限制器件库的晶片处理成本和器件库支持成本，例如增加层、材料、植入物、工艺等。因此，额外器件会增加生产成本。其他解决方案包括生产具有现有器件库的降低性能的电路。例如，可使用较不精确的器件来形成较不精确的电路。尽管这降低了生产成本，同时却将器件与电路的应用限制在具有较大的误差容许度和较小的准确度依靠性的器件与电路上。这减少了器件与电路的实用性，并且会最小化其生产价值。

发明内容

根据本发明的一个方面，提出了一种电路，该电路包括：第一多晶硅二极管，被配置为在交流电流密度下工作，第一多晶硅二极管包括：第一部分，具有第一类型的掺杂；第二部分，具有第二类型的掺杂，第二部分相邻于第一部分；以及第三部分，具有第二类型的掺杂，第三部分相邻于第二部分并且比第二部分掺杂得更多；以及一个或多个阻抗，基于第一多晶硅二极管在每个交流电流密度下工作所产生的带隙电压，在一个或多个阻抗的两端形成基准电压。

根据本发明的一个方面，前述电路还包括第二多晶硅二极管，其中，基准电压基于从工作在第一电流密度的第一多晶硅二极管和工作在第二电流密度的第二多晶硅二极管生成的带隙电压。

根据本发明的一个方面，其中，前述电路包括基于带隙电压温度系数的带隙温度传感器电路。

根据本发明的一个方面，其中，前述电路包括带隙基准电压电路，带隙基准电压电路基于正向电压的温度系数同工作在第一电流密度的第一多晶硅二极管与工作在第二电流密度的第一多晶硅二极管或第二多晶硅二极管之间的带隙电压的第二温度系数的结合。

根据本发明的一个方面，其中，第一多晶硅二极管和第二多晶硅二极管具有基本不同的物理特性和基本相同的工作特性。

根据本发明的一个方面，其中，第二多晶硅二极管具有基本上比第一多晶硅二极管大的物理区域。

根据本发明的一个方面，其中，前述电路被配置为在电路的输出处输出基准电压。

根据本发明的一个方面，其中，前述电路被配置为在电路的输出处输出基准电压。

根据本发明的一个方面，其中，第一多晶硅二极管的至少第一部分、第二部分或第三部分通过用于形成金属氧化物半导体场效应晶体管的主体区、栅极区或源极区的一个或多个处理步骤形成。

根据本发明的一个方面，其中，第一多晶硅二极管的至少第一部分、第二部分或第三部分通过用于形成金属氧化物半导体场效应晶体管的主体区、栅极区或源极区的一个或多个处理步骤形成。

根据本发明的另一个方面，提出了一种半导体二极管，该半导体二极管包括：第一部分，具有第一类型的掺杂；第二部分，具有第二类型的掺杂，第二部分相邻于第一部分；以及第三部分，具有第二类型的掺杂，第三部分相邻于第二部分并且比第二部分掺杂得更多。

根据本发明的另一个方面，其中，第一部分、第二部分和第三部分中的至少一个包括多晶硅材料。

根据本发明的另一个方面，其中，第一部分是比第二部分掺杂得更多。

根据本发明的另一个方面，其中，第一部分和第三部分比第二部分掺杂得更重。

根据本发明的另一个方面，其中，半导体二极管的第一部分和第三部分中的至少一个与功率晶体管器件的源极区、栅极区或主体区中的至少一个保持连续。

根据本发明的另一个方面，其中，二极管掺杂结构包括P+/N-/N+结构或N+/P-/P+结构之一。

根据本发明的又一个方面，提出一种方法，该方法包括：在预先选定区域沉积未掺杂的半导体材料；用第一类型的掺杂来掺杂预先选定区域；用类型掺杂来更重地掺杂预先选定区域的第一部分；以及用第二类型掺杂来更重地掺杂预先选定区域的第二部分，以形成具有至少三个相邻部分的半导体二极管，该三个相邻部分包括第一部分、中间部分以及第二部分。

根据本发明的又一个方面，前述方法还包括用比第一部分的掺杂或第二部分的掺杂更小的掺杂量级的第一类型的掺杂对中间部分进行掺杂。

根据本发明的又一个方面，前述方法还包括在预先选定区域沉积未掺杂的多晶硅材料，以同时形成晶体管栅极并形成三部分多晶硅二极管的一部分。

根据本发明的又一个方面，前述方法还包括将第一类型的掺杂植入第一部分以形成功率晶体管的主体接触区，并将第二类型的掺杂植入第二部分以形成功率晶体管的源极区。

根据本发明的又一个方面，前述方法还包括形成具有与半导体二极管基本上相同的性能特性的第二半导体二极管，并基于从工作在第一电流密度的半导体二极管和工作在第二电流密度的第二半导体二极管所生成的带隙电压与半导体二极管或第二半导体二极管的正向电压的结合，形成带隙基准电压电源。

根据本发明的又一个方面，其中，第一部分包括现有晶体管器件的主体接触区，并且其中，第二部分包括现有晶体管器件的源极区。

根据本发明的又一个方面，其中，预先选定区域包括现有功率晶体管器件的栅极区。

根据本发明的再一方面，提出一种方法，该方法包括：在半导体芯片的预先选定区域沉积未掺杂的半导体材料；以第一掺杂水平用第一类型的掺杂来掺杂未掺杂的半导体材料的第一部分；以及以第二掺杂水平用第二类型的掺杂来掺杂未掺杂的半导体材料的第二部分，第二部分与第一部分重叠以形成第三部分，该第三部分包括被重叠的第一部分并且具有比第一掺杂水平或第二掺杂水平更低的掺杂水平的第二类型的掺杂。

根据本发明的再一方面，该方法还包括用第二类型的掺杂来比用第一类型的掺杂对未掺杂的半导体材料的第一部分进行掺杂时更重地掺杂未掺杂半导体材料的第二部分。

根据本发明的再一方面，该方法还包括通过掺杂第一部分和第二部分形成多晶硅二极管，对第一部分和第二部分的掺杂至少包括形成一个或多个的晶体管器件的处理的一部分。

根据本发明的再一方面，其中，第一部分、第二部分和第三部分中的至少一个包括多晶硅材料。

附图说明

将参考附图进行详细说明。在附图中，附图标记最左侧的数字标识了附图标记第一次出现的图。相同附图标记在不同附图中的使用表示了相似或相同的项目。

为此，附图中所示出的器件和系统被示出为具有多个组件。器件和/或系统的各种实现方式，如文中所述，可包括更少的组件并仍位于本公开范围内。可选地，器件和/或系统的其他实现方式可包括额外组件，或所述组件的不同组合，并保持在所述公开的范围之内。

图1是示例性半导体芯片的示图，包括根据一种实施方式的多个示例性片上器件。

图2是示出了根据两个实施方式的三部分（three-portion）半导体二极管的两个示例的示图。

图3示出了根据示例性实施方式的包括带隙基准电压核心的示例性电路的两个示意图。

图4是示出了根据两个实施方式的示例性二极管特性的示例性温度系数的两组曲线图。

图5是示出了根据一种实施方式的用于形成三部分二极管的示例性处理的流程图。

图6是根据一种实施方式的用于形成三部分二极管的示例性处理的示例图。

图7是示出了根据另一种实施方式的用于形成三部分二极管的另一示例性处理的流程图。

图8是根据另一种实施方式的用于形成三部分二极管的另一种示例性处理的示例图。

具体实施方式

概述

最好简化片上器件库，因为这可导致高容量半导体器件生产成本的下降。然而，如果这是以器件或电路性能为代价而实现的，那么简化的器件库并不是所期望的。优选的是较低成本的简化的器件库与期望的器件性能的结合。

例如，用于形成对于金属氧化物半导体场效应晶体管（MOSFET）开关的保护电路可以使用用于在芯片上生产MOSFET器件的一个或多个现有工序在与MOSFET开关相同的芯片上制造。例如以这种方式制造保护电路减少了芯片的制造成本，只要保护电路器件具有足够的性能，这就是被期望的。

器件和技术的表征性实施方式使用至少一个多晶硅二极管来提供一种带隙基准电压。在一个实施方式中，一个或多个的多晶硅二极管在带隙基准电路中被用作双极元件。在多种实施方式中，带隙基准电路可用于保护诸如MOSFET器件这样的功率晶体管开关的低侧（low-side）。在多种其他实施方式中，带隙基准电路可用于形成温度传感器电路。在一个实施方式中，带隙基准电路中没有使用硅二极管，从而精简了片上器件库。

在一种实施方式中，多晶硅二极管由三部分组成：一个轻掺杂部分，该轻掺杂部分的每一端均与一个更重掺杂部分侧接。三部分多晶硅二极管导致了更高的性能特性，包括低泄漏电流和高反向击穿电流。

在一个实施方式中，多晶硅二极管使用一个或多个现有部分或者片上功率晶体管的扩展区域而形成。在一个示例中，多晶硅二极管使用片上功率晶体管的多晶硅栅极区而形成。在另一个实施方式中，多晶硅二极管使用用于形成片上功率晶体管的部分的一个或多个现有工艺而形成。例如，可利用用于形成片上功率晶体管的主体接触区、栅极区或源极区的处理，至少部分地形成多晶硅二极管。

用于带隙基准电路和多晶硅二极管的各种实施方式和配置将在本公开中被讨论。将参考示例性垂直沟道金属氧化物半导体场效应晶体管（MOSFET）器件讨论技术与器件。然而，这并不旨在限制，而是为了便于讨论和说明方便。被讨论的技术与器件可应用于任何晶体管器件设计、结构等（如，扩散或双扩散金属氧化物半导体场（DMOS）、金属绝缘体半导体FET（MISFET）、金属半导体FET（MESFET）、绝缘栅极FET（IGFET）、高电子迁移晶体管（HEMT）或（HFET）、调制掺杂FET（MODFET）、HITFET等），并且仍在本公开范围之内。

进一步地，所讨论的技术与器件可应用于各种二极管或类二极管半导体器件、各种电路设计、结构、材料等的任何一种，并仍在本公开的范围之内。

下文中，将使用多个示例来更详细地说明这些实施方式。尽管各种实施方式和示例在这里及以下被讨论，通过结合单独实施方式和示例的特征与元件可得到进一步的实施方式和示例。

示例性器件库配置

图1是一种示例性半导体芯片102的示意图，包括根据一种实施方式的多个示例器件（104、106）的示意图。示例半导体芯片102示出了一个示例库配置。在不偏离本公开的范围的前提下，关于半导体芯片102的技术、组件与器件并不限于图1中所示，并可能应用于其他半导体芯片设计。在一些情况，额外或可选组件可被用于实施本文中所描述技术。

图1所示出的半导体芯片102被示出和描述为包括一个或多个半导体芯片（104、106）。图1中示例中的器件的配置是为了说明，而不是旨在有所限制。在各种实施方式中，器件104和106可被不同地配置。例如，器件104和106可在半导体芯片102上的图案中被配置，器件104和106可能被随机配置，或者可被配置为随机和图案化的配置的组合。

在一个实施方式中，器件（104、106）被配置在半导体芯片102上以实现各种器件的连接或者形成一个或多个电路。在另一实施方式中，器件（104、106）基于在芯片102上形成器件（104、106）的方便程度，被配置在半导体芯片102上。例如，在各种实施方式中，一个器件（104、106）的一部分可能被共享或与另一个器件（104、106)的一部分是连续的。

在一个实施方式中，器件104包括功率晶体管器件（例如，MOSFET、DMOS等），该晶体管器件具有源极或发射极区域、漏极或集电极区域，以及栅极或基极结构。在可选实施方式中，器件104可包括各种其他晶体管或类似半导体器件等中的任何一个。

在一种实施方式中，器件106包括二极管、诸如具有两个或多个部分或区域的多晶硅二极管。在可选实施方式中，二极管106可由各种类型的半导体材料组成。在一些实施方式中，一个或多个二极管106的部分或区域被共享或与一个或多个器件104的源极区、漏极区或栅极结构相连续。

在各种实施方式中，半导体芯片102可包括任意数量的器件（104、106）。在其他实施方式中，半导体芯片102可包括额外器件、电路、结构等等。例如，半导体芯片102的器件库可包括各种器件以完成一个或多个电路、系统等。诸如带隙基准电压电路、开关保护电路、温度传感器电路等等。片上器件库可包括所有用于在单个芯片上形成电路的所有器件，或者这些器件可被分配到两个或多个半导体芯片102上。

在一种实施方式中，用于制造器件104的生产工艺还确定器件库的其余器件，包括二极管106。例如，一个或多个用于制造功率晶体管器件104（如MOSFET、DMOS等等）的工艺也可被用于制造器件库的其他器件，如二极管106。在一种实施方式中，用于形成功率晶体管104上的多晶硅栅极的工艺也用于形成多晶硅二极管106。例如，在一种实施方式中，器件库中的二极管106是基于现有晶体管工艺的多晶硅二极管106，而不是硅二极管，硅二极管将需要一道或多道额外工艺以在半导体芯片102上形成硅二极管。

在可选实施方式中，半导体芯片102可包括可选或额外组件等。

示例性二极管

在各种实施方式中，半导体二极管106可包括三个以上的部分或区域，其中，每个部分与至少一个其他部分相邻。图2是示出了根据两个实施方式的三部分半导体二极管106的两个示例的示图。在其他实施方式中，二极管106可有其他组合和/或配置。

如图2所示，例如，二极管106的三个部分中的每一个的特征在于具有不同掺杂类型和/或掺杂浓度。在各种实施方式中，二极管106的每一部分或区域可包括p型或n型半导体材料。在一种实施方式中，二极管106的任何一端的外部（202、206）可包括相对类型的半导体材料。此外，中心部分204可包括与外部（202、206）之一相同类型的半导体材料，但是具有比外部（202、206）中的一个或全部两个更轻或更小的掺杂特性。

例如，如图2所示，三部分二极管106可具有N+/P-/P+或P+/N-/N+的掺杂构造或掺杂配置。在各种可选实施方式中，三部分二极管106可具有其他掺杂配置或构造。此外，在其他实施方式中，四部分二极管和具有更多部分的二极管106可被配置和/或构造。

在一种实施方式中，如图2所示，外部（202、206）可比中心部分（204）更重掺杂。在示例中，中心部分（204）减少穿过半导体结的电场，并导致二极管106的较低正反向偏置泄漏电流和较高反向击穿电压。

在各种实施方式中，多晶硅二极管106的每一部分的长度或区域可发生变化。例如，在一些实施方式中，中心部分204可比外部（202、206）短或小很多。在其他实施方式中，中心部分204可基本上在长度、尺寸或面积上与外部（202、206）接近。在可选实施方式中，多晶硅二极管106的每一部分（202、204、206）的长度、尺寸或面积可基于二极管106的期望性能被设计。例如，电阻、泄漏电流、电流和/或击穿电压容量等）。

在一种实施方式中，二极管106至少部分地由多晶硅组成。例如，二极管106的至少第一（202）、第二（204）、第三（206）部分包括多晶硅材料。在一种实施方式中，二极管106的三部分配置，如以上讨论，通过减少多晶硅二极管106的正/反向偏置泄漏电流以及增加多晶硅二极管106的反向偏置击穿电压来改进多晶硅二极管106的性能。

在一种实施方式中，二极管106的至少一个外部（202、206）与功率晶体管器件104的源极区、栅极区或主体区域保持连续。在另一实施方式中，二极管106的中心部分（204）与功率晶体管或电路器件104（例如DMOS、NMOSFET、PMOSFET等）的栅极区保持连续。这样的器件可被形成为具有N+类型或P+类型的多晶硅栅极，该多晶硅栅极也可形成多晶硅二极管106的一部分。在可选实施方式中，二极管106的中心部分（204）与晶体管器件104的另一区域保持连续。在各种实施方式中，二极管106的部分可被共享或与片上器件库的其他器件的其他部分保持连续，并保持在所述公开的范围之内。

示例性实施方式

图3是示出了根据示例性实施方式的包括带隙电压基准ΔVbe核心的示例电路（300、310）的两个示意图。附图是示出了温度稳定电流基准电路300和温度稳定电压基准电路310。两个附图是用于讨论目的并在可选实施方式中的示例，各种其他电路类型和电路配置在所述公开的范围之内。

图3的示图示出了用于讨论目的的在各个电路300、310中的两个多晶硅二极管106。在各种实施方式中，一个或多个多晶硅二极管106被用于为电路300、310提供带隙电压。在一种实施方式中，举例来说，电路300、310由单个半导体芯片102的片上器件库而形成。在一种实施方式中，没有硅双极器件用于电路300、310，或包括于半导体芯片102，从而精简了片上器件库。

在一种实施方式中，包括在电路300、310中的一个或多个多晶硅二极管由三个以上的部分组成，参考图2所述。例如，一个或多个多晶硅二极管106可包括：具有第一类型掺杂的第一部分、相邻于第一部分并具有第二类型掺杂的第二部分，以及相邻于第二部分并具有第二类型掺杂的第三部分。在一种实施方式中，第三部分和/或第一部分是比第二部分更重掺杂。在一种实施方式中，具有三个以上的部分的多晶硅二极管106的使用改进了多晶硅二极管106的性能（如更低的正反向泄漏电流、更高正反向击穿电压等）。

在一种实施方式中，如上所述，一个或多个多晶硅二极管106的第一、第二或第三部分的至少一个是由金属氧化物半导体场效应晶体管器件的主体区域、栅极区或源极区形成。

在一种实施方式中，包括在电路300、310中的单个多晶硅二极管106可被配置为在两个不同的电流密度下与以由于不同电流密度所得的正向偏压Vbe1和Vbe2进行工作。以任何单向电流密度的正向电压Vbe具有负温度系数。此效应如图4中的（A）和（C）所示。然而两个正向电压Vbe1和Vbe2之差被称为带隙电压ΔVbe=Vbe1-Vbe2。该电压具有如图4中的（B）和（D）所示的正温度系数。

在可选实施方式中，如图3的电路所示，两个多晶硅二极管106可包括在电路300、310中，并被配置为以不同的电流密度进行工作。在一种实施方式中，第一多晶硅二极管106和第二多晶硅二极管106可具有基本不同的物理特性（如面积、尺寸等）。例如，在一种实施方式中，第二多晶硅二极管106可具有比第一多晶硅二极管106基本上大的物理区域。或者，在另一实施方式中，两个多晶硅二极管106可以物理上相同但是以不同电流工作，而这也会导致不同的电流密度。

在可选实施方式中，正向电压Vbe1和Vbe2是与源自二极管106的相应电流密度的与第一和第二多晶硅二极管106有关的正向偏压。正向电压Vbe1和Vbe2具有负温度系数，如上所述。此效应如图4中的（A）和（C）所示。

带隙电压（ΔVbe）是第一和第二多晶硅二极管106在相应的电流密度下的正向偏置电压Vbe1与Vbe2之间的所测量的电位差。带隙电压ΔVbe如上所述具有正温度系数，并且如图4中（B）和（D）所示。

在一个实施方式中，具有单个或复式二极管配置二者之一的带隙基准电路300、310将上述Δvbe电压的正温度系数与单个Vbe测量的负温度系数以正确比率相结合（例如，工作在相应电流密度下的第一多晶硅二极管或第二多晶硅二极管与工作在单个电流密度下的单个多晶硅二极管的二者之一的正向电压Vbe），以生成基本与温度无关的基准电流（在电路300的情况下）或基准电压（在电路310的情况下）。在各种实施方式中，如图3示例所示，电路300被配置为在电路300的一个或多个输出处输出基准电流，并且电路310被配置为在电路310的一个或多个输出处输出基准电压。在可选实施方式中，基准值可被用于为系统、模块、电路等的一个或多个部分提供基准。

在一些实施方式中，电路300、310可包括运算放大器302、一个或多个阻抗304，以及其他器件。如果被包括在内，运算放大器302可使用反馈以增强通过两个多晶硅二极管106的恒定电流。恒定电流为两个多晶硅二极管106供应电流密度，以在各个多晶硅二极管106提供Vbe测量值。

在各种实施方式中，电路300、310可包括一个或多个的电阻304以允许电路达到其工作点。

在一种实施方式中，电路（如电路300、310等）被配置为包括两个多晶硅二极管，并作为ΔVbe或带隙温度传感器电路进行工作。在实施方式中，具有基本相同设计（即，基本相同工作特性）的两个多晶硅二极管106在不同电流密度下以正向工作。交替地，如上所述，单个多晶硅二极管106在两个不同电流密度下循序地被使用和操作。

正向电压Vbe在两个多晶硅二极管106中的每一个处（或在两个电流的每一个下的单个二极管106处）被测量。两个Vbe测量值之间所生成的电位差或带隙电压ΔVbe具有正温度系数，并且比单个二极管106的温度系数更准确，因为所述结合与大多数二极管制造变化相匹配。

在一种实施方式中，温度传感器电路根据以下公式工作：

${\mathrm{\ΔV}}_{\mathrm{BE}}=\frac{\mathrm{KT}}{q}\·\ln \left(\frac{I_{C1}}{I_{C2}}\right)$

其中K是波耳兹曼常量（Boltzmann’s constant），T单位是开尔文，q是一个电子的电量，并且I_C1和I_C2是通过两个多晶硅二极管106的两个不同电流。

在各种实施方式中，额外或可选组件可被使用以完成公开技术和配置。

代表性处理

图5和图7示出了用于在半导体芯片或晶片（例如半导体芯片102）上形成三部分半导体二极管的代表性处理500和700。在各种实施方式中，二极管可被用于带隙基准电路（例如电路300、310）。在一些实施方式中，二极管106的一个或多个部分包括多晶硅材料。图6示出了示例处理500并且图8示出了示例处理700。处理500和700也参考图1到图4被描述。

所描述的处理所遵循顺序并不应被解释为有所限制，并且任意数量所描述的处理框可被以任意顺序组合来执行处理或可替代处理。此外，单独块在没有偏离本文所描述主题的精神和范围的情况下可被删除。此外，在不偏离本文所描述的主题的范围的情况下，处理可以以任何合适的材料或其组合实现。

参考图5，在框502中，处理500包括在预先选定区域沉积未掺杂的半导体材料。在一种实施方式中，预先选定区域可包括一个部分，一个或多个晶体管或晶体管组件等在该部分上形成。在一种实施方式中，未掺杂的半导体材料包括多晶硅材料。

在框504中，处理500包括用第一类型的掺杂来掺杂预先选定区域。例如，在一种实施方式中，处理包括用N型掺杂来轻微掺杂整个预先选定的区域。

在框506中，处理500包括用第一类型的掺杂来更重地掺杂预先选定区域的第一部分（例如，图6中的部分604）。例如，在实施方式中，处理包括用比框504处的掺杂更高浓度的第一类型掺杂（如n型）来对预先选定区域的第一部分（如外部边缘之一的部分，诸如604）进行掺杂。

在框508中，处理500包括用第二类型掺杂更重地掺杂预先选定区域的第二部分，以形成具有至少三个相邻部分的半导体二极管，该三部分包括第一部分、中间部分以及第二部分。例如，参考图6，处理包括用比框504处的掺杂更高浓度的第二类型掺杂（如p型）对预先选定区域（例如图6的部分606）的第二部分进行掺杂。换言之，以能够对半导体材料的初始轻（N-）掺杂进行过掺杂的浓度掺杂第一部分和第二部分。

如图6所示，处理500产生了三部分二极管（106）。在一种实施方式中，处理500包括用比第一部分的掺杂或第二部分的掺杂更小的量级的第一类型的掺杂对中间部分进行掺杂。例如，参照图6，N-中心区域608以比P+第一部分604或N+第三部分606更小的程度被掺杂（例如被相对较轻地掺杂）。

在另一种实施方式中，未掺杂半导体材料包括多晶硅材料。处理500包括沉积多晶硅材料以同时形成功率晶体管（例如晶体管104）的栅极以及形成三部分多晶硅二极管的一部分。例如，形成功率晶体管的栅极区的现有处理也可被用于形成为二极管106（如图6所示）的一部分。在一种实施方式中，晶体管的栅极区与二极管共享共用区域或保持连续。

在一种实施方式中，处理500包括将第一类型的掺杂植入第一部分以形成功率晶体管的主体接触区，并将第二类型的掺杂植入第二部分以形成功率晶体管的源极区。例如，处理500包括利用工艺来形成功率晶体管的一部分并且同时形成二极管的一部分。如图6虚线箭头所示出。

在一种实施方式中，第一部分包括现有晶体管器件的现有主体接触区，并且第二部分包括现有晶体管器件的现有源极区。例如，在一种实施方式中，二极管的一个或多个部分被与晶体管器件的主体接触区、栅极区、以及源极区中的一个或多个共享或连续。在一种实施方式中，预先选定区域的一个或多个部分包括现有功率晶体管和/或电路晶体管器件的栅极区。

在一种实施方式中，处理500包括：形成与第一半导体二极管具有基本相同性能特性的第二半导体二极管；以及基于从工作在第一电流密度的第一半导体二极管和工作在第二电流密度的第二半导体二极管所生成的带隙电压与工作在第二电流密度的第二半导体二极管的正向电压的结合，来形成带隙基准电压源。在可选实施方式中，带隙基准电压源是基于带隙电压与在第一电流密度工作的第一半导体二极管的正向电压的结合。

例如，如上讨论，可使用一个或多个多晶硅二极管来形成带隙基准电压电路（例如诸如电路300）。第二多晶硅二极管可被形成为：具有与第一二极管不同的物理特性（如尺寸、区域等），但是具有基本相同的性能特性（如匹配工作特性）。第一和第二多晶硅二极管可以是带隙基准电压电路的核心。

在一个示例中，示出了对应于利用处理500形成的多晶硅二极管的正向电压Vbe的测量值的负温度系数的曲线图在图4的（A）中被示出。以上讨论的带隙电压差ΔVbe的相应正温度系数的曲线图在图4的（B）中被示出。

参照图7，在框702中，处理700包括在半导体芯片的预先选定区域沉积未掺杂的半导体材料。例如，参照图8，未掺杂的半导体材料802被沉积在半导体芯片或晶片（如半导体芯片102）的预先选定区域。

在框704中，处理700包括用第一掺杂水平的第一类型掺杂来掺杂未掺杂的半导体材料的第一部分。例如，参照图8，第一部分（804）可被掺杂有N+掺杂。

在框706中，处理700包括用第二掺杂水平的第二类型掺杂来掺杂未掺杂半导体材料的第二部分。例如，参照图8，第二部分（806）可被掺杂有P+掺杂。在一种实施方式中，处理700包括用比利用第一类型的掺杂来掺杂未掺杂的半导体材料的第一部分更重的第二类型的掺杂，来掺杂未掺杂的半导体材料的第二部分。

在一种实施方式中，第二部分与第一部分重叠以形成第三部分，该第三部分包括重叠的第一部分。例如，参照图8，第三部分（808）包括第二部分（806）与第一部分（804）重叠的区域。

在一种实施方式中，第三部分具有较轻浓度的第二类型的掺杂（即，如N-掺杂）或者比第一掺杂水平或第二掺杂水平更低的掺杂水平。在一种实施方式中，这是较重的第二类型的掺杂与较不重的第一类型的掺杂重叠的结果。在可选实施方式中，基于第一和第二掺杂类型的程度或量级，在第三部分的掺杂类型可能不同。

在一种实施方式中，如框704和706所描述的掺杂第一部分和第二部分的处理形成二极管（如二极管106）。在一种实施方式中，框704和706所描述的掺杂第一部分和第二部分的处理还包括形成一个或多个晶体管器件的处理的至少一部分。换言之，通过使用形成一个或多个晶体管的处理形成二极管。

在一种实施方式中，所形成的二极管的第一、第二和第三部分的至少一部分包括多晶硅材料。

在一个示例中，示出了对应于利用处理700形成的多晶硅二极管的正向电压Vbe的测量值的负温度系数的曲线图在图4的（C）中被示出。以上讨论的带隙电压差ΔVbe的相应正温度系数曲线图在图4的（D）中被示出。

在可选实施方式中，其他技术可以不同组合被包括在处理500和/或700中，并仍在所公开的范围之内。

总结

尽管本公开的实施方式以具体到结构特征和/或方法行为的语言方式被描述，应当理解所述实施方式并不必要地局限于所述具体特征或行为。更确切些，具体特征和行为是作为实施示例器件和技术的代表性形式而被公开。

Claims (29)

1.一种电路，包括：

第一多晶硅二极管，被配置为在交流电流密度下工作，所述第一多晶硅二极管包括：

第一部分，具有第一类型的掺杂；

第二部分，具有第二类型的掺杂，所述第二部分相邻于所述第一部分；以及

第三部分，具有所述第二类型的掺杂，所述第三部分相邻于所述第二部分并且比所述第二部分掺杂得更多；以及

一个或多个阻抗，基于所述第一多晶硅二极管在每个所述交流电流密度下工作所产生的带隙电压，在所述一个或多个阻抗的两端形成基准电压。

2.根据权利要求1所述的电路，还包括第二多晶硅二极管，其中，所述基准电压基于从工作在第一电流密度的所述第一多晶硅二极管和工作在第二电流密度的所述第二多晶硅二极管生成的带隙电压。

3.根据权利要求1所述的电路，其中，所述电路包括基于所述带隙电压温度系数的带隙温度传感器电路。

4.根据权利要求2所述的电路，其中，所述电路包括基于所述带隙电压温度系数的带隙温度传感器电路。

5.根据权利要求1所述的电路，其中，所述电路包括带隙基准电压电路，所述带隙基准电压电路基于正向电压的温度系数同工作在第一电流密度的所述第一多晶硅二极管与工作在第二电流密度的所述第一多晶硅二极管或第二多晶硅二极管之间的带隙电压的第二温度系数的结合。

6.根据权利要求2所述的电路，其中，所述电路包括带隙基准电压电路，所述带隙基准电压电路基于正向电压的温度系数同工作在所述第一电流密度的所述第一多晶硅二极管与工作在所述第二电流密度的所述第一多晶硅二极管或所述第二多晶硅二极管之间的带隙电压的第二温度系数的结合。

7.根据权利要求2所述的电路，其中，所述第一多晶硅二极管和所述第二多晶硅二极管具有基本不同的物理特性和基本相同的工作特性。

8.根据权利要求7所述的电路，其中，所述第二多晶硅二极管具有基本上比所述第一多晶硅二极管大的物理区域。

9.根据权利要求1所述的电路，其中，所述电路被配置为在所述电路的输出处输出所述基准电压。

10.根据权利要求2所述的电路，其中，所述电路被配置为在所述电路的输出处输出所述基准电压。

11.根据权利要求1所述的电路，其中，所述第一多晶硅二极管的至少所述第一部分、所述第二部分或所述第三部分通过用于形成金属氧化物半导体场效应晶体管的主体区、栅极区或源极区的一个或多个处理步骤形成。

12.根据权利要求2所述的电路，其中，所述第一多晶硅二极管的至少所述第一部分、所述第二部分或所述第三部分通过用于形成金属氧化物半导体场效应晶体管的主体区、栅极区或源极区的一个或多个处理步骤形成。

13.一种半导体二极管，包括：

第一部分，具有第一类型的掺杂；

第二部分，具有第二类型的掺杂，所述第二部分相邻于所述第一部分；以及

第三部分，具有所述第二类型的掺杂，所述第三部分相邻于所述第二部分并且比所述第二部分掺杂得更多。

14.根据权利要求13所述的半导体二极管，其中，所述第一部分、所述第二部分和所述第三部分中的至少一个包括多晶硅材料。

15.根据权利要求13所述的半导体二极管，其中，所述第一部分是比所述第二部分掺杂得更多。

16.根据权利要求13所述的半导体二极管，其中，所述第一部分和所述第三部分比所述第二部分掺杂得更重。

17.根据权利要求13所述的半导体二极管，其中，所述半导体二极管的所述第一部分和所述第三部分中的至少一个与功率晶体管器件的源极区、栅极区或主体区中的至少一个保持连续。

18.根据权利要求13所述的半导体二极管，其中，所述二极管掺杂结构包括P+/N-/N+结构或N+/P-/P+结构之一。

19.一种方法，包括：

在预先选定区域沉积未掺杂的半导体材料；

用第一类型的掺杂来掺杂所述预先选定区域；

用所述类型的掺杂来更重地掺杂所述预先选定区域的第一部分；以及

用第二类型的掺杂来更重地掺杂所述预先选定区域的第二部分，以形成具有至少三个相邻部分的半导体二极管，该三个相邻部分包括所述第一部分、中间部分以及所述第二部分。

20.根据权利要求19所述的方法，还包括用比所述第一部分的掺杂或所述第二部分的掺杂更小的掺杂量级的所述第一类型的掺杂对所述中间部分进行掺杂。

21.根据权利要求19所述的方法，还包括在所述预先选定区域沉积未掺杂的多晶硅材料，以同时形成晶体管栅极并形成三部分多晶硅二极管的一部分。

22.根据权利要求19所述的方法，还包括将所述第一类型的掺杂植入所述第一部分以形成功率晶体管的主体接触区，并将所述第二类型的掺杂植入所述第二部分以形成所述功率晶体管的源极区。

23.根据权利要求19所述的方法，还包括形成具有与所述半导体二极管基本上相同的性能特性的第二半导体二极管，并基于从工作在第一电流密度的所述半导体二极管和工作在第二电流密度的所述第二半导体二极管所生成的带隙电压与所述半导体二极管或所述第二半导体二极管的正向电压的结合，形成带隙基准电压电源。

24.根据权利要求19所述的方法，其中，所述第一部分包括现有晶体管器件的主体接触区，并且其中，所述第二部分包括所述现有晶体管器件的源极区。

25.根据权利要求19所述的方法，其中，所述预先选定区域包括现有功率晶体管器件的栅极区。

26.一种方法，包括：

在半导体芯片的预先选定区域沉积未掺杂的半导体材料；

以第一掺杂水平用第一类型的掺杂来掺杂所述未掺杂的半导体材料的第一部分；以及

以第二掺杂水平用第二类型的掺杂来掺杂所述未掺杂的半导体材料的第二部分，所述第二部分与第一部分重叠以形成第三部分，该第三部分包括被重叠的所述第一部分并且具有比所述第一掺杂水平或所述第二掺杂水平更低的掺杂水平的所述第二类型的掺杂。

27.根据权利要求26所述的方法，还包括用所述第二类型的掺杂来比用所述第一类型的掺杂对所述未掺杂的半导体材料的所述第一部分进行掺杂时更重地掺杂所述未掺杂半导体材料的所述第二部分。

28.根据权利要求26所述的方法，还包括通过掺杂所述第一部分和所述第二部分形成多晶硅二极管，对所述第一部分和所述第二部分的掺杂至少包括形成一个或多个晶体管器件的处理的一部分。

29.根据权利要求26所述的方法，其中，所述第一部分、所述第二部分和所述第三部分中的至少一个包括多晶硅材料。

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