CN103678208A

CN103678208A - 航天器同步数据传输技术

Info

Publication number: CN103678208A
Application number: CN201210326362.0A
Authority: CN
Inventors: 沈小招; 赵飞
Original assignee: SHANGHAI AEROSPACE CONTROL ENGINEERING INSTITUTE
Current assignee: SHANGHAI AEROSPACE CONTROL ENGINEERING INSTITUTE
Priority date: 2012-09-06
Filing date: 2012-09-06
Publication date: 2014-03-26
Anticipated expiration: 2032-09-06
Also published as: CN103678208B

Abstract

本发明揭露航天器同步数据传输技术，该技术包括异步信号处理电路、异步有效信号同步化电路、读写控制电路、接收RAM和数据传输电路，异步信号处理电路在写控制信号的边沿，检测地址信号和DSP的选通信号的有效性，在地址信号和选通信号均有效时，产生判别有效信号并对地址和数据寄存，反之，产生判别无效信号；异步有效信号同步化电路由全局时钟控制进行同步化输出判别有效信号；读写控制电路由判别有效信号控制下，将寄存的数据写入接收RAM内；数据传输电路在采样信号和数据时钟的控制下，向外传输接收RAM内的数据。本发明能够消除同步化现有技术中直接同步化对信号的脉宽的要求，也能够避免跨时钟域接收数据带来的数据不稳定的问题。

Description

航天器同步数据传输技术

技术领域

本发明涉及数据传输的技术，尤其涉及用于控制DSP的数据传输至FPGA的航天器同步数据传输电路。

背景技术

航天器大规模运用DSP和FPGA器件后，航天器内部不同器件的数据同步和数据传输的可靠性问题显得更加突出。在对接机构控制器中，DSP与FPGA各自完成特定的功能，彼此之间通过数据地址和控制线进行数据的交互传输，完成对接机构控制核心功能。

在对接机构控制器中，FPGA在DSP控制信号的作用下，实时地接收DSP的数据，并在外部传输信号和数据时钟控制下，将接收到的数据按照指令格式进行传输。但是，FPGA对于DSP数据的接收涉及到跨时钟域问题，如果直接进行接收会发生数据不稳定现象，需要对信号进行同步化处理。采用二级同步触发器进行同步化需要占用二个全局时钟周期才能得到正确的信号，如果直接同步会对信号的脉宽有严格要求。

发明内容

本发明要解决的技术问题是航天器数据传输不稳定且对信号的脉宽有严格要求的问题。

为了解决上述问题，本发明揭露航天器同步数据传输技术（也称之为传输电路），该传输技术用于传输DSP的数据至FPGA，包括异步信号处理电路、异步有效信号同步化电路、读写控制电路、接收RAM和数据传输电路，其中，异步信号处理电路在写控制信号的边沿，检测地址信号和DSP的选通信号的有效性，在地址信号和选通信号均有效时，产生判别有效信号并对地址和数据寄存，在地址信号或选通信号无效时，产生判别无效信号；异步有效信号同步化电路接收所述判别有效信号，由全局时钟控制进行同步化输出所述判别有效信号；读写控制电路由判别有效信号控制下，将寄存的数据写入接收RAM内；数据传输电路在采样信号和数据时钟的控制下，向外传输接收RAM内的数据。

作为一种改进方案，所述读写控制电路包括异步复位电路、写控制电路、地址更新电路、校验电路和数据更新电路，所述传输技术还包括发送RAM，其中，所述异步复位电路接收所述判别有效信号，延迟两个全局时钟周期后对异步有效信号同步化电路进行异步复位；所述写控制电路接收所述判别有效信号，延迟二个全局时钟周期后，将接收RAM的写控制信号设置有效状态并将寄存的数据写入接收RAM,再延迟一个全局时钟周期后，将写控制信号设置为无效状态；所述地址更新电路接收所述判别有效信号，在写控制电路向接收RAM写完数据后延迟三个全局时钟周期后，将地址计数器更新为下一状态，并将地址计数器通过寄存器输出到接收RAM的地址线上；所述校验电路对奇地址信号和偶地址的数据信号单独校验，接收所述判别有效信号后，根据地址寄存器中最低位地址进行奇偶选择校验，如果最低位地址为低电平，将上一次的偶地址数据信号校验结果与本次的数据进行异或操作；如果最低位地址为高电平，将上一次的奇地址数据信号校验结果与本次的数据进行异或和操作，将异或和操作的结果与接收RAM内的数据中的异或和字节进行比较，相同时，则，所述接收RAM内接收的数据正确，反之，所述接收RAM接收的数据错误；所述数据更新电路仅在校验电路的校验结果为正确时，传输所述接收RAM的数据至所述发送RAM；所述数据传输电路在采样信号和数据时钟的控制下，向外传输接收RAM内的数据具体是向外传输发送RAM内的数据。

作为一种改进方案，所述电路还包括与所述发送RAM连接的初始化电路，该初始化电路在系统复位时初始化所述发送RAM。

作为一种改进方案，所述异步信号处理电路包括判别电路、地址选择器、数据选择器、有效信号选择器、第一D触发器、第二D触发器和第三D触发器：所述判别电路在写控制信号的边沿，检测地址信号和DSP的选通信号的有效性，在地址信号和选通信号均有效时，产生判别有效信号并对地址和数据寄存，在地址信号或选通信号无效时，产生判别无效信号；所述地址选择器连接所述判别电路和第一D触发器，由所述判别有效信号控制而接收地址，所述第一D触发器在写时钟信号的控制下输出地址选择器内的地址；所述数据选择器连接所述判别电路和第二D触发器，由所述判别有效信号控制而接收数据，所述第二D触发器在写时钟信号的控制下输出数据选择器内的数据；所述有效信号选择器连接所述判别电路和所述第三D触发器，从选择所述判别有效信号和判别无效信号中选择出判别有效信号，所述第三D触发器在写时钟信号的控制下传输所述判别有效信号至异步有效信号同步电路。

作为一种改进方案，所述数据传输电路包括采样信号滤波电路、数据移位电路、数据时钟上升沿滤波电路、延时电路和数据下降沿滤波电路，其中所述采样信号滤波电路对采样信号进行滤波操作，滤除采样信号中的毛刺；所述数据时钟上升沿滤波电路对数据时钟的上升沿进行滤波；所述延时电路对所述数据时钟进行延时；所述数据时钟下降沿滤波电路对所述数据时候总的下降沿进行滤波；所述数据移位电路由所述采样信号和数据时钟控制发送RAM控制电路读出所述发送RAM内的数据，将数据向外发送；所述发送RAM控制电路控制所述发送RAM发送数据。

本发明还揭露另一种航天器同步数据传输技术（也称之为方法），该技术包括如下步骤：在写控制信号的边沿，检测地址信号和DSP的选通信号的有效性，在地址信号和选通信号均有效时，寄存地址和数据；将寄存的数据写入接收RAM内；向外传输接收RAM内的数据。

作为一种改进方案，该技术还包括：判断接收RAM内的数据是否与寄存的数据相同，在相同时，将接收RAM内的数据传输至发送RAM,所述向外传输接收RAM内的数据具体是向外传输发送RAM内的数据。

作为一种改进方案，判断接收RAM内的数据是否与寄存的数据相同具体是：根据地址寄存器中最低位地址进行奇偶选择校验，如果最低位地址为低电平，将上一次的偶地址数据信号校验结果与本次的数据进行异或操作；如果最低位地址为高电平，将上一次的奇地址数据信号校验结果与本次的数据进行异或和操作，将异或和操作的结果与接收RAM内的数据中的异或和字节进行比较，相同时，则，所述接收RAM内接收的数据正确，反之，所述接收RAM接收的数据错误。

与现有技术相比，本发明的有益效果是：

1.本发明通过设置异步信号处理电路和异步有效信号同步化电路，异步信号处理电路在地址信号和选通信号均有效时，产生判别有效信号并对地址和数据寄存，这样，消除了同步化现有技术中直接同步化对信号的脉宽的要求，然后通过异步有效信号同步化电路由全局时钟控制进行同步化输出所述判别有效信号，避免了跨时钟域接收数据带来的数据不稳定的问题。

2.由于所述读写控制电路包括异步复位电路、写控制电路、地址更新电路、校验电路、数据更新电路和发送RAM，这样，本发明的数据传输技术包括接收RAM和发送RAM，只有经过校验电路校验正确的数据才能由数据更新电路从接收RAM传输至发送RAM中，这样，确保了发送RAM接收数据的准确性；另外，所述写控制电路、地址更新电路、检验电路并行工作，提高了FPGA的处理速度。

3.所述数据传输电路包括采样信号滤波电路、数据时钟上升沿滤波电路和数据时钟下降沿滤波电路，这样，对采样信号和数据时钟进行滤波而对传输过程进行滤波处理，提高了数据传输的可靠性。

附图说明

以下将结合附图和实施例对本发明作进一步说明。

图1是本发明航天器同步数据传输技术的原理框图；

图2是图1所示的航天器同步数据传输技术的异步信号处理电路的结构示意图；

图3是图1所示的航天器同步数据传输技术的数据传输电路与发送RAM连接的结构示意图；

图4是一个串行数据传输格式示意图。

具体实施方式

请参阅图1和图2，本发明航天器同步数据传输技术（电路）用于传输DSP的数据至FPGA，包括异步信号处理电路1、异步有效信号同步化电路2、读写控制电路3，接收RAM4和数据传输电路5。所述异步信号处理电路1，实现对DSP数据地址线及写控制信号的判别处理，在写控制信号的边沿，检测地址信号和DSP的选通信号的有效性，在地址信号和选通信号均有效时，产生判别有效信号并对地址和数据寄存，在地址信号或选通信号无效时，产生判别无效信号，具体的，所述异步信号处理电路1包括判别电路11、地址选择器12、数据选择器13、有效信号选择器14、第一D触发器15、第二D触发器16和第三D触发器17，其中，所述判别电路11在写控制信号的边沿，检测地址信号和DSP的选通信号的有效性，在地址信号和选通信号均有效时，产生判别有效信号并对地址和数据寄存，在地址信号或选通信号无效时，产生判别无效信号，因为在写控制信号的边沿时刻，地址线和数据线已经稳定，在写控制信号的边沿时进行判别，能够保证数据的准确性。所述地址选择器12连接所述判别电路11和第一D触发器15，由所述判别有效信号控制而接收地址，第一D触发器15在写时钟信号的控制下输出地址选择器12内的地址，具体的，在写时钟信号的每一个时钟周期，第一D触发器15输出一位地址信号，从而，地址进行寄存；所述数据选择器13连接所述判别电路11和第二D触发器16，所述数据选择器13由所述判别有效信号控制接收数据，之后，所述第二D触发器在写时钟信号的控制下输出第二D触发器15内的数据，具体的，，在写时钟信号的每一个时钟周期，第一D触发器15输出一位数据信号，从而，进行数据寄存；所述有效信号选择器14连接所述判别电路11和所述第三D触发器17，从选择所述判别有效信号和判别无效信号中选择出判别有效信号，所述第三D触发器17在写时钟信号的控制下传输所述判别有效信号至异步有效信号同步电路2。异步有效信号同步化电路2接收所述判别有效信号，由全局时钟控制进行同步化输出所述判别有效信号至写控制电路3。这样，由于异步信号处理电路1在地址信号和选通信号均有效时，产生判别有效信号并对地址和数据寄存，这样，消除了同步化现有技术中直接同步化对信号的脉宽的要求，然后通过异步有效信号同步化电路2由全局时钟控制进行同步化输出所述判别有效信号，避免了跨时钟域接收数据带来的数据不稳定的问题。

请继续参阅图1，所述写控制电路3用于在判别有效信号的控制下将寄存的数据写入接收RAM4,在本实施例中，所述写控制电路3具体包括异步复位电路31、写控制电路32和地址更新电路33，其中，所述异步复位电路31接收所述判别有效信号，延迟两个全局时钟周期后对异步有效信号同步化电路1进行异步复位，具体的，在没有接收到判别有效信号时，将所述异步有效信号同步化电路2设置为无效状态，在接收到判别有效信号后，延时二个全局时钟周期后，将收异步有效信号同步化电路2设置为有效状态，再过一个全局时钟周期，将异步有效信号同步化电路2设置成无效状态，准备下一轮的数据接收过程；所述写控制电路32由所述判别有效信号控制而将寄存的数据写入接收RAM，具体的，写控制电路32在接收到判别有效信号后，延迟一个时钟周期将接收RAM4的数据更新为寄存的数据，再延迟一个全局时钟周期，设置接收RAM4的写信号为有效，再延迟一个全局时钟周期，回到复位状态；所述地址更新电路33接收所述判别有效信号，在写控制电路32向接收RAM4写完数据后延迟三个全局时钟周期后，将地址计数器更新为下一状态，并将地址计数器通过寄存器输出到接收RAM4的地址线上；如此循环，将寄存的数据和地址写入所述接收RAM中，可以通过所述数据传输电路5向外传送，数据传输电路5的工作过程如后所述。

请继续参阅图1，在现有技术中，接收的数据接收不论正确与否都存储在接收RAM4中，这样，数据传输电路5有也会将错误的数据向外发送，所以，为了使得数据传输电路5传送的数据准确，本发明还设置有校验电路34、数据更新电路5和发送RAM7。所述校验电路34对奇地址信号和偶地址的数据信号单独校验，在接收所述判别有效信号后，根据地址寄存器中最低位地址进行奇偶选择校验，如果最低位地址为低电平，将上一次的偶地址数据信号校验结果与本次的数据进行异或操作；如果最低位地址为高电平，将上一次的奇地址数据信号校验结果与本次的数据进行异或和操作，将异或和操作的结果与接收RAM内4的数据中的异或和字节进行比较，相同时，则，所述接收RAM4内接收的数据正确，反之，所述接收RAM4接收的数据错误。所述数据更新电路5仅在校验电路的校验结果为正确时，传输所述接收RAM4的数据至所述发送RAM7，所以，通过校验电路34和数据更新电路5的控制，确保了发送RAM7内接收的数据时正确的数据，从而，确保了数据传输的准确性。

请继续参阅图1，为了进一步提高数据接收的准确性，本发明还包括初始化电路8，该初始化电路8与所述发送RAM7连接，在系统复位时，对发送RAM7进行初始化操作，这样，使得发送RAM7在没有接收到有效数据时，处于一个安全的存储状态。

请参阅图3和图4,所述数据传输电路5在采样信号和数据时钟的控制下，向外传输接收RAM4内的数据，由于本实施例中包括发送RAM7,所以，所述数据传输电路5向外传输发送RAM7内的数据，所述数据传输电路5具体包括采样信号滤波电路、数据移位电路、数据时钟上升沿滤波电路、延时电路和数据下降沿滤波电路，所述采样信号滤波电路对采样信号进行滤波操作，滤除采样信号中的毛刺；所述数据时钟上升沿滤波电路对数据时钟的上升沿进行滤波；所述延时电路对所述数据时钟进行延时；所述数据时钟下降沿滤波电路对所述数据时候总的下降沿进行滤波；所述数据移位电路由所述采样信号和数据时钟控制发送RAM控制电路读出所述发送RAM内的数据，将数据向外发送；所述发送RAM控制电路控制所述发送RAM发送数据。具体的，数据传输过程是将发送RAM的数据，在控制信号的控制下进行被动式的传输，相应的串行传输格式见图4所示。在采样信号有效时，根据RTU时钟信号按位进行数据发送，单个字节保持高位先发送，字节与字节之间保持低地址先发送的顺序。传输过程中，对采样信号由无效变有效时通过采样信号滤波电路51进行了1us的滤波处理，而对采样信号有效变无效时也通过采样信号滤波电路51进行1ms滤波处理；对数据时钟信号无效（低电平）变有效（高电平）时，通过分别通过数据时钟上升沿滤波电路52和数据时钟信号下降沿滤波电路54进行1us的滤波处理，然后等5us，最后进行3us的无效判别后，回到起始状态。

综上所述，本发明通过异步信号处理电路1对地址信号和DSP的选通信号判别处理后，在有效时对数据和地址进行寄存并通过异步有效信号同步化电路2输出判别有效信号，使得写控制电路3并行电路实现对接收RAM的写操作，这样，解决了脉宽要求和不稳定的问题；为了提高数据的准确性，增设校验电路34、数据更新电路5和发送RAM7，通过校验电路34对接收RAM4中的数据进行校验，在接收RAM4的数据正确时才将接收RAM内的数据传送至发送RAM7,从而，确保数据传输电路5传输正确的数据。

以上述传输电路的技术思路为基础，本发明航天器还揭露一种航天器高可靠性同步数据传输方法，该方法包括如下步骤：在写控制信号的边沿，检测地址信号和DSP的选通信号的有效性，在地址信号和选通信号均有效时，寄存地址和数据；将寄存的数据写入接收RAM内；向外传输接收RAM内的数据。

作为一种改进方案，该方法还包括：判断接收RAM内的数据是否与寄存的数据相同，在相同时，将接收RAM内的数据传输至发送RAM,所述向外传输接收RAM内的数据具体是向外传输发送RAM内的数据，反之，不传输接收RAM内的数据至发送RAM。判断接收RAM内的数据是否与寄存的数据相同具体是：根据地址寄存器中最低位地址进行奇偶选择校验，如果最低位地址为低电平，将上一次的偶地址数据信号校验结果与本次的数据进行异或操作；如果最低位地址为高电平，将上一次的奇地址数据信号校验结果与本次的数据进行异或和操作，将异或和操作的结果与接收RAM内的数据中的异或和字节进行比较，相同时，则，所述接收RAM内接收的数据正确，反之，所述接收RAM接收的数据错误。

Claims

1.航天器同步数据传输技术，用于传输DSP的数据至FPGA，其特征在于：包括异步信号处理电路、异步有效信号同步化电路、读写控制电路和数据传输电路，其中，

异步信号处理电路在写控制信号的边沿，检测地址信号和DSP的选通信号的有效性，在地址信号和选通信号均有效时，产生判别有效信号并对地址和数据寄存，在地址信号或选通信号无效时，产生判别无效信号；

异步有效信号同步化电路接收所述判别有效信号，由全局时钟控制进行同步化输出所述判别有效信号；

读写控制电路由判别有效信号控制下，将寄存的数据写入接收RAM内；

数据传输电路在采样信号和数据时钟的控制下，向外传输接收RAM内的数据。

2.根据权利要求1所述的航天器同步数据传输技术，其特征在于：所述读写控制电路包括异步复位电路、写控制电路、地址更新电路、校验电路和数据更新电路，所述传输技术还包括发送RAM，其中，

所述异步复位电路接收所述判别有效信号，延迟两个全局时钟周期后对异步有效信号同步化电路进行异步复位；

所述写控制电路接收所述判别有效信号，延迟二个全局时钟周期后，将接收RAM的写控制信号设置有效状态并将寄存的数据写入接收RAM,再延迟一个全局时钟周期后，将写控制信号设置为无效状态；

所述地址更新电路接收所述判别有效信号，在写控制电路向接RAM写完数据后延迟三个全局时钟周期后，将地址计数器更新为下一状态，并将地址计数器通过寄存器输出到接收RAM的地址线上；

所述校验电路对奇地址信号和偶地址的数据信号单独校验，接收所述判别有效信号后，根据地址寄存器中最低位地址进行奇偶选择校验，如果最低位地址为低电平，将上一次的偶地址数据信号校验结果与本次的数据进行异或操作；如果最低位地址为高电平，将上一次的奇地址数据信号校验结果与本次的数据进行异或和操作，将异或和操作的结果与接收RAM内的数据中的异或和字节进行比较，相同时，则，所述接收RAM内接收的数据正确，反之，所述接收RAM接收的数据错误；

所述数据更新电路仅在校验电路的校验结果为正确时，传输所述接收RAM的数据至所述发送RAM；

所述数据传输电路在采样信号和数据时钟的控制下，向外传输接收RAM内的数据具体是向外传输发送RAM内的数据。

3.根据权利要求2所述的航天器同步数据传输技术，其特征在于：所述电路还包括与所述发送RAM连接的初始化电路，该初始化电路在系统复位时初始化所述发送RAM。

4.根据权利要求1所述的航天器同步数据传输技术，其特征在于：所述异步信号处理电路包括判别电路、地址选择器、数据选择器、有效信号选择器、第一D触发器、第二D触发器和第三D触发器：

所述判别电路在写控制信号的边沿，检测地址信号和DSP的选通信号的有效性，在地址信号和选通信号均有效时，产生判别有效信号并对地址和数据寄存，在地址信号或选通信号无效时，产生判别无效信号；

所述地址选择器连接所述判别电路和第一D触发器，由所述判别有效信号控制而接收地址，所述第一D触发器在写时钟信号的控制下输出地址选择器内的地址；

所述数据选择器连接所述判别电路和第二D触发器，由所述判别有效信号控制而接收数据，所述第二D触发器在写时钟信号的控制下输出数据选择器内的数据；

所述有效信号选择器连接所述判别电路和所述第三D触发器，从选择所述判别有效信号和判别无效信号中选择出判别有效信号，所述第三D触发器在写时钟信号的控制下传输所述判别有效信号至异步有效信号同步电路。

5.根据权利要求1所述的航天器同步数据传输技术，其特征在于：所述数据传输电路包括采样信号滤波电路、数据移位电路、数据时钟上升沿滤波电路、延时电路和数据下降沿滤波电路，其中：

所述采样信号滤波电路对采样信号进行滤波操作，滤除采样信号中的毛刺；

所述数据时钟上升沿滤波电路对数据时钟的上升沿进行滤波；

所述延时电路对所述数据时钟进行延时；

所述数据时钟下降沿滤波电路对所述数据时候总的下降沿进行滤波；

所述数据移位电路由所述采样信号和数据时钟控制发送RAM控制电路读出所述发送RAM内的数据，将数据向外发送；

所述发送RAM控制电路控制所述发送RAM发送数据。

6.航天器同步数据传输技术，其特征在于：包括如下步骤：

在写控制信号的边沿，检测地址信号和DSP的选通信号的有效性，在地址信号和选通信号均有效时，寄存地址和数据；

将寄存的数据写入接收RAM内；

向外传输接收RAM内的数据。

7.根据权利要求6所述的航天器同步数据传输技术，其特征在于：还包括：

判断接收RAM内的数据是否与寄存的数据相同，在相同时，将接收RAM内的数据传输至发送RAM，所述向外传输接收RAM内的数据具体是向外传输发送RAM内的数据。

8.根据权利要求7所述的航天器同步传输技术，其特征在于：判断接收RAM内的数据是否与寄存的数据相同具体是：

根据地址寄存器中最低位地址进行奇偶选择校验，如果最低位地址为低电平，将上一次的偶地址数据信号校验结果与本次的数据进行异或操作；如果最低位地址为高电平，将上一次的奇地址数据信号校验结果与本次的数据进行异或和操作，将异或和操作的结果与接收RAM内的数据中的异或和字节进行比较，相同时，则所述接收RAM内接收的数据正确，反之，所述接收RAM接收的数据错误。