CN102186076A - 一种实时码率预分配的图像压缩方法及图像压缩装置 - Google Patents

Abstract

本发明是一种实时码率预分配的图像压缩方法及图像压缩装置，所述方法是由变换、码率预分配和熵编码组成，变换采用多级整数小波变换以去除原始图像像素之间的相关冗余，利用率失真理论结合变换后图像各个子带对图像重建质量影响重要性原则来指导各级子带在实际编码中需要贡献的码率，最后利用预先分配的码率指导最后的熵编码，实现编码码率的实时截止。在所述压缩装置中将方法的任务划分，压缩装置含有FPGA、DSP，利用FPGA实现高速多级整数小波变换，将变换后的数据通过高速SRIO模块接口传输到DSP中进行压缩编码。本发明利用当前最典型的嵌入式架构并结合相应的数学原理，有效地节省了海量数据的存储空间以及传输带宽有限问题。

Description

一种实时码率预分配的图像压缩方法及图像压缩装置

技术领域

本发明属于图像处理领域，涉及一种如何实时对图像进行编码方法及其工程实现装置。特别是基于小波分析和香农信息论得出的码率预分配图像压缩方法和基于现场可编程逻辑器件与数字信号处理器(FPGA+DSP)的图像压缩处理装置。

背景技术

随着航天科技的日益发展，空间飞行器的有效载荷量以及其所携带的CCD相机分辨率、采样率等不断增加，这必然给有限的传输信道带宽和大容量数据记录系统带来沉重的压力。所以应用图像压缩技术已成为迫切的需要，而图像编码的目的就是对图像数据的压缩。图像的压缩方法有很多，可以分为经典压缩方法和现代压缩方法两大类。

经典编码方法主要有预测编码、变换编码和统计编码。预测编码是根据数据的统计特性得到预测值，然后传输图像像素与其预测值的差值信号，时其传输的码率降低。目前已在JPEG、MPEG等国际标准中得到广泛应用。变换编码是给定的图像变换到另一个数据域上，使大量的信息用较少的数据来表示。常用的变换编码方法有离散傅里叶变换、离散余弦变换、离散哈达马变换。通过研究我们发现基于上述变换编码，在大压缩比时还会出现明显的“方块”效应和蚊式噪声。统计压缩编码方法是根据信息码字出现概率的分布特征而进行压缩编码，寻找概率与码字长度间的最优匹配。常用的统计编码有游程编码、Huffman编码和算术编码三种。

现代压缩方法不局限于信息论的框架，充分利用了人的视觉生理、心理和图像信源的各种特征，实现从“波形”编码到“模型”编码的转变，为了克服经典压缩方法压缩比小、图像复原质量不理想等弱点。主要有基于分形的编码、基于模型的编码、基于区域分割编码、基于神经网络的编码和基于小波变换的编码等。利用小波变换可以一次变换整幅图像，不仅可以达到高的压缩比，而且不会出现JPEG重建图像中的“方块”效应。

在实际工程中，选择什么样的嵌入式系统平台来完成对图像压缩传输也是至关重要的。目前有些图像压缩处理系统使用FPGA实现可重构计算系统，运算速度快，但对于复杂算法的实现难度较高，且灵活性差。而DSP芯片强大的数据运算处理能力以及FPGA芯片丰富的可编程逻辑资源和I/O接口使得DSP+FPGA的硬件结构成为很好图像压缩处理硬件结构，其中DSP负责实现图像处理算法，FPGA负责实现各种接口电路以及一些图像预处理工作以减轻DSP的负担。

发明内容

为了克服现有技术海量数据量给有限的传输带宽和大容量数据记录系统带来沉重的压力的技术缺陷，本发明提出了一种新的实时码率预分配的图像压缩方法及其实现处理的实时码率预分配的图像压缩装置。

为了实现所述目的，本发明的第一方面提供一种实时码率预分配的图像压缩方法，实现所述方法的步骤包括：

步骤S1：对输入的原始图像数据进行预处理，得到原始图像数据的直流电平平移；

步骤S2：利用硬件描述语言在现场可编程逻辑器件设计出多级二维5/3小波变换的智能特性核，仅需要多级二维5/3小波变换的智能特性核缓存三行原始图像数据就能实现多级整数小波变换，以去除原始图像像素之间的相关冗余，得到图像各级子带；

步骤S3：用信息论原理结合图像各级子带对重建图像质量影响，对各个子带的码率进行计算分配，得到各个子带在实际编码中所贡献的码率；

步骤S4：采用上下文相关多路量化算数编码对每个子带的位平面进行熵编码，对各个子带在实际编码中所贡献的码率进行位平面编码，当熵编码深度为达到各个子带在实际编码中所贡献的码率码率时，则编码深度控制返回位平面编码继续进行熵编码，当熵编码深度达到各个子带在实际编码中所贡献的码率码率时，则控制停止熵编码，进而得到细致的嵌入式码流，并输出码流。

为了实现所述目的，本发明的第二方面提供一种实时码率预分配的图像压缩装置，所述装置包括：相机通过相机口与现场可编程逻辑器件相连；现场可编程逻辑器件与数字信号处理器之间采用SRIO协议进行通信；现场可编程逻辑器件采集相机数据，现场可编程逻辑器件对采集后数据进行变换；变换后的数据通过SRIO模块端口传输到数字信号处理器中，数字信号处理器在利用码率预分配方法进行编码；在完成熵编码后数据通过其自带的以太网络将压缩后图像传到远方进行解压显示，或将压缩后图像存储在数字信号处理器的缓存器中，事后解压显示。

本发明的有益效果：本发明主要采用了一种多级二维小波变换的硬件实现方法和一种码率预分配图像压缩方法，在一种DSP和FPGA构建的而平台上实现实时图像压缩传输，从而有效地解决了海量数据量给有限的传输带宽和大容量数据记录系统带来沉重的压力的技术缺陷，适用光测、遥感、航测等多种领域的图像压缩传输，也为研制这种码率预分配图像压缩方法的硬件实现，提供了一个参考。

本发明中涉及到的图像压缩方法也是最新的基于小波分析的编码技术研究成果。本发明实现编码码率的实时截止，有效地减少了计算量和存储量。本发明的压缩装置和压缩方法很好的利用了当前最典型的嵌入式架构并结合相应的数学原理，在实际工程中有效地节省了海量数据的存储空间以及传输带宽有限问题，应用在遥感航测以及光测等设备，具有广阔的市场前景和实际应用价值。在编码前预先对各个子带码率进行分配，从而实现真正的“所编即所得”有效地减少了编码器计算量和存储量，大大地提高了编码效率。采用DSP进行熵编码。该种结构实现简单、方便。FPGA与DSP之间采用高速串口进行通信(SRIO)，通信速度可以达到3.125Gbit\s。

附图说明

图1为本发明中图像压缩方法流程图；

图2为空间位置组合关系；

图3多级整数小波变换硬件实现结构示意图；

图4为现场可编程门阵列FPGA与数字信号处理器DSP之间的数据传输实测图；

图5为本发明图像压缩系统结构图；

图6为本发明中所设计的图像压缩方法在不同压缩码率下解压效果图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合附图及具体实施方式进一步详细介绍本发明。

请参见图1示出本发明的压缩方法流程包括：

步骤S1：对输入的原始图像数据进行预处理，得到原始图像数据的直流电平平移；

步骤S2：利用硬件描述语言(VHDL)在现场可编程逻辑器件设计出多级二维5/3小波变换的智能特性(IP)核，仅需要多级二维5/3小波变换的智能特性(IP)核缓存三行原始图像数据就能实现多级整数小波变换，以去除原始图像像素之间的相关冗余，得到图像各级子带；

步骤S3：用信息论原理结合图像各级子带对重建图像质量影响，对各个子带的码率进行计算分配，得到各个子带在实际编码中所贡献的码率；

步骤S4：采用上下文相关多路量化(MQ)算数编码对每个子带的位平面进行熵编码，对各个子带在实际编码中所贡献的码率进行位平面编码，当熵编码深度为达到各个子带在实际编码中所贡献的码率码率时，则编码深度控制返回位平面编码继续进行熵编码，当熵编码深度达到各个子带在实际编码中所贡献的码率码率时，则控制停止熵编码，进而得到细致的嵌入式码流，并输出码流。

本发明中涉及到的是一种码率预分配的比特平面编码方式，所述方法包括以下几个部分：图像预处理、二维整数小波变换(IWT)的高速现场可编程门阵列FPGA实现、高速现场可编程门阵列FPGA与数字信号处理器DSP之间的高速信号传输及编码前码率预分配准则及其熵编码(以下将高速现场可编程门阵列FPGA、数字信号处理器DSP简化为FPGA、DSP)，下面详细描述所述方法的具体步骤：

1.原始图像预处理

首先，为使图像进行小波变换后的系数变化的动态范围不应过大，有利于后端编码，在对原始图像输入数据进行变换前应当进行直流电平平移的处理。其具体方法按照公式(1)表示：

I′(x，y)＝I(x，y)-2^i-1    (1)

其中I(x，y)表示在原始图像中坐标为x，y出像素值，i为像素深度。

2.二维整数小波变换(IWT)的硬件高速实现

小波变换以其独特的时频分析特性和多分辨率能力已被广泛的应用于图像压缩领域。基于硬件实现的小波变换目前也有相关的产品诞生，为追逐硬件实现的简单与高速性。在本发明装置中利用硬件描述语言(VHDL)在FPGA中开发了一种多级二维5/3小波变换的智能特性(IP)核(Intellectuality Property Core)。通过一种内嵌扩展方式，将传统的提升算法中单纯的数据延拓过程嵌入到整个变换过程中，在变换过程中，无需要等待所有数据行都变换完后再进行列变换，而是仅仅在FPGA缓存三行数据后即进行列变换，三行数据中：二行分裂数据，一行更新数据。这样不仅有效地减少了所需要的内存空间和读写访问次数，而且大大降低了运算复杂度，具体改进后的变换过程如表达式(2)和表达式(3)所示。

$y\left(2n\right)=\left\{\begin{array}{cc}x\left(2n\right)+\frac{y(2n+1)+1}{2}& n=0\\ x\left(2n\right)+\frac{y(2n-1)+y(2n+1)+2}{4}& n>0\end{array}\right.---\left(2\right)$

$y\left(2n\right)=\left\{\begin{array}{cc}x\left(2n\right)+\frac{y(2n+1)+1}{2}& n=0\\ x\left(2n\right)+\frac{y(2n-1)+y(2n+1)+2}{4}& n>0\end{array}\right.---\left(3\right)$

式中x(2n)表示原始图像中某行n处的像素值，y(2n)表示变换后的像素值。

通过表达式(2)和表达式(3)的内嵌延拓提升过程可以看出，该过程将原来统一计算流程分成三个阶段，分别为起始阶段、长时间正常运行阶段和结束阶段，所以在变换时需加二个计数器以判断一行的起始和末尾以及一帧图像的起始行和末尾行。

为使硬件高速并行进行图像数据变换，通过分析预测和更新数学表达式以及变换时数据空间位置组合关系如图2所示，图中“圆圈”代表该位置数据在变换前后保持不变，“箭头”代表该位置数据的新值等于其相邻两个“圆圈”处数据的和与系数的乘积再加上该位置的原值。由此可以得知当对一行或一列中某一个像素值进行处理时，仅仅需要和它相邻的二个像素值且计算时为原位计算，所以在对某个像素值计算后可以用计算后的值直接代替原来值，进而可以有效地提高系统利用率，大大地节省了片上RAM资源。此外通过变换后图像系数分布特点可知，原始图像经过变换后会产生四个不同的子带分别是LL子带、HL子带、LH子带和HH子带。鉴于这种情况，在实际操作时，可以通过先进先出存储器FIFO代替随机存取存储器RAM缓存行变换和不同列变换中间数值。这样可以避免对地址进行操作进而减少硬件执行复杂度。具体方法如下所述：

首先当一帧图像逐行经过变换器时，先通过一个行分裂器将奇偶项数分开，再将奇偶项数分别送进行变换器，输出得到便是一维数据的一级变换结果。这时将一级变换产生的低频数据送进FIFO_0L，高频数据送进FIFO_0H。第二行数据按照同样方式处理，将数据分别送进FIFO_1L和FIFO_1H。当第三行数据产生时，提前一个时钟将FIFO_0L和FIFO_1L以及FIFO_0H和FIFO_1H中的数据读出一起送进列变换器，并且将第三行数据送进FIFO_0L和FIFO_0H。列变换器输出数据即为二维数据一级变换结果。同时再用二个FIFO缓存列变换器产生的高频数据，以给下次列变换器更新时使用。当行变换器第四行数据产生时再送进FIFO_1L和FIFO_1H。如此反复即可实现二维数据的行列同时进行提升计算。上述中FIFO_0L、FIFO_0H、FIFO_1L、FIFO_1H为在FPGA中的6个不同先进先出存储器FIFO。由此可知，在进行一级变换时共使用了6个FIFO，但是长度都为一行数据的一半大小，即只缓存了三行数据就使的行列同时变换。图3为硬件实现多级整数小波变换结构示意图，其中INPUT即为图1中的相机原始图像输入数据经过行变换后，将数据存储在的各个缓冲器BUF1、BUF2和BUF3中，其长度正好是三行图像数据的长度，利用该三行缓存的数据经过列变换后会产生四个不同的子带为LL子带、HL子带、LH子带和HH子带、缓存BUFF3的数据，及列变换后输出数据存入缓存BUFF3的数据中。当有一个LL子带数据产生时，即可作为下一级变换器的图像输入数据，按照一级变换方式进行运算，多级整数小波变换即可通过该种方式获得。

3.FPGA与DSP之间的数据传输方式

本发明中FPGA将采集到的CCD图像数据经过二维IWT后通过SRIO模块的接口传输到DSP的数据接收端，基于高性能包交换的互连技术的SRIO模块是Serial RapidIO的简称。RapidIO是一种高速，串行的通信方式，满足了嵌入式基础设施在应用方面的广泛需要。常见的应用包括多处理器互连，存储器，网络设备中的存储器映射、存储子系统和通用计算平台，这一互连技术主要作为系统内部互连，支持芯片到芯片和板到板通信，可以实现从1Gbps到60Gbps的性能水平。

数据传输首先要在FPGA内的高速串行通信接口RocketIO上实现SRIO协议。利用FPGA内部提供的用户定制功能目录，从存储器与FIFO之类的常用功能到滤波器与变换之类的系统级构建模块(Core_generator)工具来产生SRIO模块。设置SRIO模块的属性时要将FPGA设为主设备，以发起读或写操作，DSP作为SRIO模块的一个从设备，只需要对主设备的请求作出响应。在生成SRIO模块后，需要根据SRIO协议对SRIO模块的的一些参数进行调整，根据SRIO模块的时钟调整PLL的乘数因子，是否使能传输损耗的自适应补偿等。然后才考虑建立与DSP之间的SRIO模块连接并实时检测连接状态，并保持同步。

在FPGA内生成的SRIO模块中有一个端口初始化(port_initialized)信号，如果此信号为高，则表明FPGA与DSP之间的SRIO模块连接已建立，此时，就可通过SRIO模块的接口传输数据。在FPGA端，通过一个写信号(NWRITE_R)命令向某块地址周期性的写入数据，而该块地址是映射到DSP的L2存储区域的，即建立连接后，DSP的存储区域对FPGA是透明的，只需要在FPGA内写入到该块地址区间，就可以将数据传递到DSP。为提高可以提高SRIO模块带宽的利用率，传输是以数据包的形式进行的，因此要考虑如何将多个包传递给DSP。本发明中利用FIFO的读数据计数(rd_data_count)端口来发起SRIO模块的传输。rd_data_count记录的是FIFO中可读的数据量，当rd_data_count达到一定值后时，将传输有效信号置高，这样，FIFO中的数据包就会通过SRIO模块的接口传递给DSP。由于SRIO模块的传输是3.125Gb/s，保持数据同步变得尤为重要，所以必须保证连接成功后行数据信号(lnk_rrdy_n)和连接成功后行计数数据信号(lnk_trdy_n)有效，这二个信号表示了SRIO模块的正常通信状态。另一个同步问题是图像帧的同步，由于采集的原始数据是以数据包的形式传递的，而原始数据中并没有图像帧的帧头帧尾等信息，可通过消息(Message)这种数据进行传输，图4为FPGA与DSP之间的数据传输由示波器观察到的实测图。从图4可以看出，图中最上面的信号4波形是NWRITE_R数据包个数，可以看出这是10个数据包所占的时间约为8.8us，计算出SRIO模块的传输速度约为290MB/S。由于SRIO模块的工作时钟为156.25HMZ，即线速度为2.125Gb/s。因此可以计算出SRIO模块带宽的利用率约为74％。图4中，信号1的波形为数据包完成信号，每10个数据包传输完成都由此信号。该信号就会有一个脉冲输出(从图4中蓝色信号1的后半段它的脉冲输出)。信号3表示数据DSP和FPGA之间的数据传输通道连接正常，其波形保持不变，可以进行通信。

当DSP接收到通过SRIO模块的接口传输过来的变换后数据后，马上进行码率分配和熵编码。DSP在每压缩完一帧图像后将编码数通过EMAC网口进网络传输到个人电脑PC的网口端，个人电脑PC的网口端接收从DSP传输进来的数据，进行解码并显示。本发明图像压缩系统硬件结构图，如图5所示，图中相机CAMERA、现场可编程逻辑器件FPGA、同步动态随机访问存储器SDRAM、数字信号处理器DSP、双边缘触发存储器DDR2以及个人电脑PC之间的数据流关系已在前面诉述过，在此不再赘述，图5示出相机CAMERA通过相机口(Camera Por)与现场可编程逻辑器件FPGA相连；现场可编程逻辑器件FPGA与数字信号处理器DSP之间采用SRIO协议进行通信；现场可编程逻辑器件FPGA采集相机CAMERA的数据，现场可编程逻辑器件FPGA对采集后数据进行变换；变换后的数据通过SRIO模块的端口传输到数字信号处理器DSP中，数字信号处理器DSP在利用码率预分配方法进行编码；在完成熵编码后数据通过其自带的以太网络EMAC将压缩后图像传到远方进行解压显示，或将压缩后图像存储在数字信号处理器DSP的缓存器中，事后解压显示。同步动态随机访问存储器SDRAM为FPGA的数据缓存器，双边缘触发存储器DDR2为DSP缓存器。

4.编码前码率预分配准则及其熵编码

图像经多级小波变换后，产生多个子带。在目标码率R_max一定情况下，如何在编码前预先分配给各个子带的编码字节数C_i是决定图像重建质量的关键。实际上图像经多级小波变换后，最低频子带LL反应的是图像低频信息，是图像重建的关键，故应进行无失真编码。对于其它子带依据率失真理论推导其在实际编码(实际编码是图1，S4中的位平面编码)中应当贡献的码率。R_T为目标码率减去C_LL所得到的码率，设R_T＝R_max-C_LL，其中C_LL为LL子带所提供编码字节数。其它子带所提供的码率为R_i，i表示属于那个子带，同样子带在某个位平面终止编码处产生的失真设为D_i，令总失真D为这样得到下面二个表达式。

$\underset{i}{\mathrm{\Σ}}{R}_i\≤R_T---\left(4\right);$ $D=\underset{i}{\mathrm{\Σ}}{D}_i---\left(5\right)$

考虑在总码率一定情况下，失真最小，并结合人眼视觉系统对不同空间频率敏感度不同的特性W_i，以及不同频带的能量增益因子G_i，将(5)改写为(6)，式中N表示图像小波分解级数。

$D=\underset{i=1}{\overset{3\×N}{\mathrm{\Σ}}}{w}_i{G}_i{D}_i---\left(6\right)$

这样问题转化为在码率一定下，寻求最佳位平面截断点。引入拉格朗日因子λ，将问题转化为无约束问题，则目标函数L与自变量R之间的关系为：

$L=D+\mathrm{\λR}=\underset{i}{\mathrm{\Σ}}(w_i{G}_i{D}_i+\mathrm{\λ}{R}_i)---\left(7\right)$

设小波分解后高频子带系数服从高斯分布，结合Shannon率失真编码理论，每个子带的率失真函数可以写为：

$R_i=H_i\left(x\right)-\frac{1}{2}{\log }_2\left(2\mathrm{\πe}{D}_i\right)---\left(8\right)$

H_i(x)表示为第i个子带的信息熵，将(8)改写为：

$D_i=\frac{1}{2\mathrm{\πe}}{2}^{2(H_i\left(x\right)-R_i)}---\left(9\right)$

联合(8)与(9)可得：

$R_i=H_i\left(x\right)+\frac{1}{2}{\log }_2\left(w_i{G}_i\right)-{\mathrm{\λ}}^{\′}---\left(10\right)$

式中将(10)累加并结合(4)可得：

${\mathrm{\λ}}^{\′}=\frac{1}{3\×N}\underset{i=1}{\overset{3\×N}{\mathrm{\Σ}}}(H_i\left(x\right)+\frac{1}{2}{\log }_2\left(w_i{G}_i\right))-\frac{R_T}{3\×N}$

至此各个子带的码率都可以按照(10)求得，然后各个子带即可独立编码。根据上述分析具体步骤可以简单描述如下：

Step1：对图像预处理、小波变换，对LL频带进行无失真编码。

Step2：用总码率减去由LL频带产生的码率，计算除去LL频带外其余子带熵，根据公式(9)算出λ′。

Step3：对于每个码块按照公式(10)，计算每个子带的码率。

Step4：对各个子带进行独立位平面熵编码，当码率达到预先分配的码率时截止编码。

由于本发明方法采用的是比特位平面编码，假设小波系数X从最高位开始被编码到了第k比特，第0到k-1比特被舍弃，就相当于对小波系数X进行了量化台阶为2k的量化。故本发明方法无需单独再对小波系数进行量化，进而进一步节约了运算时间。图6为本发明中使用的该图像压缩方法对原始图像在不同压缩码率下解压效果图，例如在1bpp、0.5bpp、0.25bpp及0.125bpp压缩码率下图像压缩质量(PSNR)与JPEG2000在高码率下几乎一致，在低码率下(＜0.25bpp)压缩效果仅比JPEG2000约低0.2-0.8dB。(人眼不能察觉其中的区别)。

以上所述，仅为本发明中的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉该技术的人在本发明所揭露的技术范围内，可理解想到将整个压缩方法放在DSP和FPGA或是其它硬件中实现，都应涵盖在本发明的包含范围之内。

Claims (5)

1.一种码率预分配的图像压缩方法，所述方法的压缩步骤如下：

步骤S1：对输入的原始图像数据进行预处理，得到原始图像数据的直流电平平移；

步骤S2：利用硬件描述语言VHDL在现场可编程逻辑器件设计出多级二维5/3小波变换的智能特性IP核，仅需要多级二维5/3小波变换的智能特性IP核缓存三行原始图像数据就能实现多级整数小波变换，以去除原始图像像素之间的相关冗余，得到图像各级子带；

步骤S3：用信息论原理结合图像各级子带对重建图像质量影响，对各个子带的码率进行计算分配，得到各个子带在实际编码中所贡献的码率；

步骤S4：采用上下文相关多路量化MQ算数编码对每个子带的位平面进行熵编码，对各个子带在实际编码中所贡献的码率进行位平面编码，当熵编码深度为达到各个子带在实际编码中所贡献的码率码率时，则编码深度控制返回位平面编码继续进行熵编码，当熵编码深度达到各个子带在实际编码中所贡献的码率码率时，则控制停止熵编码，进而得到细致的嵌入式码流，并输出码流。

2.根据权利要求1所述的码率预分配的图像压缩方法，其特征在于，所述多级二维5/3小波变换的智能特性IP核是通过内嵌扩展方式将传统的提升算法中单纯的数据延拓过程嵌入到整个变换过程中，在现场可编程逻辑器件中缓存三行数据后即进行列变换，所述三行数据是二行分裂数据和一行更新数据。

3.根据权利要求1所述的码率预分配的图像压缩方法，其特征在于，采用数字信号处理器进行熵编码。

4.根据权利要求3所述的码率预分配的图像压缩方法，其特征在于，所述现场可编程逻辑器件与数字信号处理器之间采用高速串口进行通信SRIO，通信速度达到3.125Gbit\s。

5.一种利用权利要求1所述的码率预分配图像压缩方法的码率预分配图像压缩装置，其特征在于，相机通过相机口与现场可编程逻辑器件相连；现场可编程逻辑器件与数字信号处理器之间采用SRIO协议进行通信；现场可编程逻辑器件采集相机数据，现场可编程逻辑器件对采集后数据进行变换；变换后的数据通过SRIO模块的端口传输到数字信号处理器中，数字信号处理器在利用码率预分配方法进行编码；在完成熵编码后数据通过其自带的以太网络将压缩后图像传到远方进行解压显示，或将压缩后图像存储在数字信号处理器的缓存器中，事后解压显示。

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