CN103619750A - 具有包括水平件的间隔结构的晶片 - Google Patents

具有包括水平件的间隔结构的晶片 Download PDF

Info

Publication number
CN103619750A
CN103619750A CN201280028705.3A CN201280028705A CN103619750A CN 103619750 A CN103619750 A CN 103619750A CN 201280028705 A CN201280028705 A CN 201280028705A CN 103619750 A CN103619750 A CN 103619750A
Authority
CN
China
Prior art keywords
isolated material
layer
groove
partly
isolated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201280028705.3A
Other languages
English (en)
Other versions
CN103619750B (zh
Inventor
A·B·格雷厄姆
G·亚马
G·奥布莱恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of CN103619750A publication Critical patent/CN103619750A/zh
Application granted granted Critical
Publication of CN103619750B publication Critical patent/CN103619750B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4821—Bridge structure with air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Element Separation (AREA)
  • Micromachines (AREA)

Abstract

在一个实施例中，一种形成隔离间隔结构的方法包括：提供基底层；在所述基底层的上表面之上提供中间层；在所述中间层中蚀刻第一沟槽，将第一隔离材料部分沉积到第一沟槽内；将第二隔离材料部分沉积到所述中间层的上表面之上；在第二隔离材料部分的上表面之上形成上部层；在所述上部层中蚀刻第二沟槽；和将第三隔离材料部分沉积到第二沟槽内和第二隔离材料部分的上表面上。

Description

具有包括水平件的间隔结构的晶片
本申请要求2011年4月14日提交的美国临时申请No.61/475,438的优先权。
技术领域
本发明涉及例如在微机电系统（MEMS）装置或半导体装置中使用的晶片和基底。
背景技术
装置隔离通常通过利用硅的局部氧化（“LOCOS”）或浅沟槽隔离（“STI”）技术来实现。在STI装置隔离技术中，隔离通常通过以下方式实现：在预定成为两个邻近的有源区域的层中形成凹部或沟槽，并用隔离材料来填充所述沟槽。沟槽中的材料（通常是氮化物材料）被称为间隔结构。除电隔离之外，氮化物间隔结构也可被用作流体屏障。
通过避免在使用传统的厚膜氧化物隔离（LOCOS）时遇到的表面形状不规则，STI在提供较高的封装密度、更好的隔离和较大的平面度方面是有益的。尤其地，使用掩蔽物（例如氮化物）的热场氧化物的生长产生了氧化物到有源区域中的侵蚀；这种侵蚀被称为鸟嘴效应。
纵横比高的沟槽虽然理论上在减少氮化物间隔结构（nitride spacer）的基底面方面满足需要，但是却有各种技术问题。一个重要的问题是，当沉积氮化物来填充纵横比高的沟槽时，竖直缝固有地沿着沟槽的中心形成，已沉积的氮化物层的在相对的竖直沟槽壁上的外表面在所述竖直缝处接触。所述竖直缝通常包括其中没有氮化物材料的间隙。虽然所述间隙不使氮化物间隔结构的电隔离功能降级，但是却在其他方面成为问题。例如，在流体屏障应用中，间隙本质上是氮化物间隔结构的隔离能力中的短回路。此外，间隙是可降低氮化物间隔结构的材料强度的缺陷。
因此，需要克服了已知间隔结构中的一个或多个问题的间隔结构和形成间隔结构的方法。如果该间隔结构和形成间隔结构的方法可包括高纵横比沟槽的形成过程、同时提供增加的间隔结构强度将是有益的。如果该间隔结构和形成间隔结构的方法可包括高纵横比沟槽的形成过程、同时提供改进的间隔结构隔离特征也将是有益的。
发明内容
在一个实施例中，一种形成隔离间隔结构的方法包括：提供基底层；在所述基底层的上表面之上提供中间层；在所述中间层中蚀刻第一沟槽；将第一隔离材料部分沉积到第一沟槽内；将第二隔离材料部分沉积到所述中间层的上表面之上；在第二隔离材料部分的上表面之上形成上部层；在所述上部层中蚀刻第二沟槽；和将第三隔离材料部分沉积到第二沟槽内和第二隔离材料部分的上表面上。
在另一实施例中，一种晶片包括：基底层；所述基底层的上表面之上的第一层部分；所述第一层部分中的第一沟槽；所述第一沟槽内的第一隔离材料部分；第二隔离材料部分，其在所述第一层部分的上表面之上水平地延伸并连接至所述第一隔离材料部分；所述第二隔离材料部分的上表面之上的第二层部分；所述第二层部分中的第二沟槽；以及所述第二沟槽内的和所述第二隔离材料部分的上表面上的第三隔离材料部分。
附图说明
图1示出了层的邻近区段之间的氮化物间隔结构的局部侧剖视图，所述氮化物间隔结构根据本发明的原理具有在两个沟槽部分之间的位置处的侧向延伸部分；
图2是层的邻近区段之间的氮化物间隔结构的表面电子显微镜（SEM）显微照片，所述氮化物间隔结构根据本发明的原理具有在两个沟槽部分之间的位置处的侧向延伸部分；
图3-10示出了可用于形成层的邻近区段之间的氮化物间隔结构的过程，所述氮化物间隔结构具有在两个沟槽部分之间的位置处的侧向延伸部分；
图11示出了层的邻近区段之间的氮化物间隔结构的侧剖视图，所述氮化物间隔结构具有在两个沟槽部分之间的位置处的侧向延伸部分，所述沟槽部分中的每个为不同类型的材料；
图12示出了层的邻近区段之间的氮化物间隔结构的侧剖视图，所述氮化物间隔结构具有被中间沟槽部分隔开的两个侧向延伸部分，且附加的沟槽部分在所述两个侧向延伸部分中的相应的一个之上和之下延伸；
图13示出了层的邻近区段之间的氮化物间隔结构的侧剖视图，所述氮化物间隔结构具有在两个沟槽部分之间的位置处的侧向延伸部分，并具有从所述侧向延伸部分的外端部部分向下延伸的两个钩状部分；
图14示出了层的邻近区段之间的被释放的氮化物间隔结构的侧剖视图，所述氮化物间隔结构具有在两个沟槽部分之间的位置处的侧向延伸部分，并具有从所述侧向延伸部分的外端部部分向下延伸的两个钩状部分；以及
图15示出了层的邻近区段之间的氮化物间隔结构的侧剖视图，所述氮化物间隔结构具有在两个沟槽部分之间的位置处的侧向延伸部分，所述两个沟槽部分彼此轴向地偏移。
具体实施方式
为了促进对本发明的原理的理解，现在将参考附图中示出的和以下书面说明中所述的实施例。应当理解，不意图藉此限制本发明的范围。还应当理解，本发明包括对所描述的实施例的任何改变和改进，且包括本发明所属领域的技术人员通常能想到的本发明的原理的另外的应用。
图1示出了晶片100，其包括基板层102、装置层104和盖帽层106。装置层104可包括硅或其他结构材料。在该实施例中是氮化物材料的间隔结构108将装置层104分成两个邻近的层区段110/112。间隔结构108可用于将所述邻近的层区段110/112彼此电隔离。间隔结构108可附加地或替代性地用于隔离邻近的层区段110/112，使得气体不能从层区段110/112中的一个扩散至层区段110/112中的另一个。
间隔结构108包括与轴线120轴向地对齐的两个沟槽部分116、118。两个侧向延伸部分122、124远离轴线120向外延伸。不同的间隙126大致沿着轴线120定位。
间隙126是氮化物间隔结构108中的从用于形成间隔结构108的过程所产生的空缺区域。该现象在图2中是可见的，图2是晶片140的SEM显微照片。类似于晶片100，晶片140包括基板层142和装置层144。装置层144是膜，所述膜具有装置层144之上的空气间隙146和基板层142与装置层144之间的空气间隙148。间隔结构150将装置层144分隔成邻近的膜区段152、154。间隔结构150在连续的膜内提供了电隔离。
间隔结构150包括上部沟槽部分156、下部沟槽部分158和两个侧向延伸部分160、162，所述上部沟槽部分156在该实施例中延伸到空气间隙146中。间隙164可见为处于下部沟槽部分158的中心线附近。然而，上部沟槽部分156没有显示出明显量的空隙形成。对此的一个原因是上部沟槽部分156显然宽于下部沟槽部分158。因此，对于某些沉积技术，对于给定的纵横比，随着沟槽的宽度降低，空隙形成的可能性增加。参照图3-10更充分地论述这种现象。
图3-10示出了一种用于在晶片中形成间隔结构的过程。首先，提供基板层200，且下部装置层部分202形成在基板层200上（图3）。然后，蚀刻下部装置层部分202，从而形成如图4所示的沟槽204。沟槽204可以是使用任何期望的技术形成的高纵横比的沟槽。在一个实施例中，沟槽204使用深反应离子蚀刻（DRIE）形成。
然后，如图5所示，氮化物层206形成在装置层200和基板层202的露出部分上。随着氮化物层的沉积，氮化物材料从每个露出的表面“生长（grow）”。在沟槽204内，生长速度沿着沟槽204的侧壁可能不是均匀的，尤其在沟槽204相对较窄的情况下。因此，来自沟槽的相对侧的在第一高度处的氮化物材料可能在来自沟槽的相对侧的在较低高度处的氮化物材料连接之前连接，从而在第一高度之下的高度处隔离出空缺区域。这在氮化物层206的下部沟槽部分210中产生了间隙208。
由于氮化物从侧壁向外生长（侧向生长），因此，间隙208通常靠近沟槽204的中心线。然而，由于所述生长主要是向上生长，因此，氮化物层206的正好在装置层202的上表面之上的侧向延伸部分212通常没有任何明显的间隙。同样地，沟槽204之上的侧向延伸部分212在沟槽204闭合后主要被向上生长所填充。此外，下部沟槽部分210的上部部分主要被向上生长所填充。因此，虽然轻微的凹部可能正好在沟槽204之上产生，但是，正好在沟槽204以及沟槽部分210的上部部分之上的氮化物层206通常没有任何明显的间隙。所述凹部（如果有的话）可通过CMP去除。
现在参照图6，此时，将侧向延伸部分212蚀刻成期望的形状。所述形状可基于间隔结构的期望的最终构型来选择。一旦侧向延伸部分212形成期望的形状，上部装置层部分214就形成在下部装置层部分202的露出的上表面上和侧向延伸部分212的上表面上（见图7）。图7中，为了易于论述，上部装置层部分214被示为与下部装置层部分202不同。然而，在该实施例中，两者的材料是相同的，从而上部装置层部分214和下部装置层部分202形成材料（例如硅）的单个整体层。然后，将上部装置层部分214平面化，且参照图8，穿过上部装置层214至侧向延伸部分212蚀刻沟槽216。
然后，如图9所示，氮化物层218形成在上部装置层部分214和侧向延伸部分212的露出部分上。在替代性的实施例中，层218的材料类型与层206的材料类型不同。氮化物层218包括侧向延伸部分220和上部沟槽部分222。图9中，为了易于论述，侧向延伸部分220和上部沟槽部分222不同地示出。在该实施例中，两者的材料相同，从而上部沟槽部分222和侧向延伸部分220形成单个的整体氮化物结构。
以上述关于下部沟槽部分210所述的相同的方式，间隙224形成在上部沟槽部分222中，但不在侧向延伸部分220内或沟槽部分222的上部部分内。因此，移除侧向延伸部分220后，实现了图10的构型。
图10中，装置层226包括两个邻近的层区段228、230。层区段228、230被氮化物间隔结构232隔开。虽然包括间隙224的间隙存在于氮化物间隔结构232内，但是间隔结构232的上表面和下表面没有间隙。附加地，定位于上部沟槽部分222与下部沟槽部分210之间的侧向延伸部分212没有间隙。侧向延伸部分212侧向地延伸超过上部沟槽部分222的和下部沟槽部分210的外边缘。因此，侧向延伸部分212提供了增加的强度和隔离能力。
本领域技术人员将注意到，参照图3-10所述的过程可被改进，以便提供多种间隔结构构型。一个这样的构型在图11中示出，其中，晶片240包括基板242和间隔结构244。虽然基板242和间隔结构244可与图10的基板200和间隔结构232基本上相同，但是，晶片240还包括由不同类型的材料形成的下部层部分246和上部层部分248。
在另一实施例中，如图12所示，间隔结构250可形成为具有两个侧向延伸部分252、254。侧向延伸部分252、254被中间沟槽部分256隔开。
图13中示出了另一实施例。图13的晶片260包括具有侧向延伸部分264的间隔结构262。间隔结构262的两个钩状部分266、268从侧向延伸部分264向下延伸。钩状部分266、268可通过如下方式形成：在用于形成侧向延伸部分264的氮化物层的沉积之前蚀刻浅沟槽。钩状部分266、268提供了增加的机械强度，以用于抵抗层区段270和272的彼此远离的侧向移动。可通过部分地在基板层274和/或盖帽层（未示出）内形成间隔结构262来实现附加的强度。
参照图14，晶片280包括间隔结构282，所述间隔结构282允许邻近的层区段284、286的移动。图14中的间隔结构例如通过使用随后蚀刻的牺牲涂层从层区段284、286释放，从而在间隔结构282与层区段284、286之间形成间隙288。因此，间隔结构282在层区段284和286之间提供了应力隔离。通过使用层区段284、286与基板290之间的牺牲层，层区段284、286可被释放，同时间隔结构282可移动地联接层区段284和286。如果需要，间隔结构282可部分地形成在基板290和/或盖帽层（未示出）内，从而固定间隔结构282，同时允许层区段284和286的受控的移动。
除了前述布置之外（所述布置中的每个基于期望的应用可与其他布置的一个或多个方面组合），间隔结构构件的方位和尺寸也可被改变。因此，上部沟槽可比下部沟槽更短、更高、更窄或更宽。侧向延伸部分在特定的实施例中可比另一实施例中的侧向延伸部分更宽和/或更厚。此外，虽然前述实施例中的沟槽部分被示为彼此对齐，但是，沟槽部分也可侧向地偏移。例如，图15的晶片294包括具有上部沟槽部分298的间隔结构296，所述上部沟槽部分298所限定的纵向轴线相对于由下部沟槽部分300所限定的纵向轴线侧向地偏移。
虽然在附图中和前述描述中详细地示出和描述了本发明，所述附图和描述应当被认为是描述性的且不限于字面意思。应当理解，仅介绍了优选的实施例，且落入本发明的精神内的所有改变、改进和其他应用也期望被保护。

Claims (17)

1.一种形成隔离间隔结构的方法，包括：
提供基底层；
在所述基底层的上表面之上提供中间层；
在所述中间层中蚀刻第一沟槽；
将第一隔离材料部分沉积到第一沟槽内；
将第二隔离材料部分沉积到所述中间层的上表面之上；
在第二隔离材料部分的上表面之上形成上部层；
在所述上部层中蚀刻第二沟槽；和
将第三隔离材料部分沉积到第二沟槽内和第二隔离材料部分的上表面上。
2.如权利要求1所述的方法，其特征在于，所述方法还包括：
在形成所述上部层之前在第二隔离材料部分的上表面上形成蚀刻阻止部；和
在沉积第三隔离材料部分之前移除所形成的蚀刻阻止部。
3.如权利要求1所述的方法，其特征在于，所述方法还包括：
在所述中间层的上表面之上图案化第二隔离材料部分；和
在所述中间层的上表面之上蚀刻被图案化的第二隔离材料部分，使得第二隔离材料部分的剩余部分保留在所述中间层的上表面正上方。
4.如权利要求1所述的方法，其特征在于，在所述上部层中蚀刻第二沟槽包括：
在所述上部层中蚀刻与第一隔离材料部分轴向地对齐的第二沟槽。
5.如权利要求1所述的方法，其特征在于：
所述第一隔离材料部分包括第一组材料特性；
所述第三隔离材料部分包括第二组材料特性；和
所述第一组材料特性与所述第二组材料特性不同。
6.如权利要求1所述的方法，其特征在于：
所述中间层包括第三组材料特性；
所述上部层包括第四组材料特性；和
所述第三组材料特性与所述第四组材料特性不同。
7.如权利要求1所述的方法，其特征在于，所述方法还包括：
将第四隔离材料部分沉积到所述上部层的上表面正上方和第三隔离材料部分上；
在第四隔离材料部分的上表面之上形成上部层；
在所述上部层中蚀刻第三沟槽；和
将第五隔离材料部分沉积到第三沟槽内和第四隔离材料部分的上表面上。
8.如权利要求1所述的方法，其特征在于，所述方法还包括：
在所述中间层中蚀刻第四沟槽；和
将第六隔离材料部分沉积到第四沟槽内，其中，沉积第二隔离材料部分包括：
将第二隔离材料部分沉积到所述中间层的上表面之上，所述第二隔离材料部分从第一隔离材料部分延伸至第六隔离材料部分。
9.如权利要求8所述的方法，其特征在于，所述方法还包括：
在沉积第一隔离材料部分之前用第一牺牲层部分衬填第一沟槽；
在沉积第一隔离材料部分之后移除第一牺牲层部分；
在沉积第六隔离材料部分之前用第二牺牲层部分衬填第四沟槽；
在沉积第六隔离材料部分之后移除第二牺牲层部分；
在沉积第二隔离材料部分之前用第三牺牲层部分衬填所述中间层的上表面；和
在沉积第二隔离材料部分之后移除第三牺牲层部分。
10.一种晶片，包括：
基底层；
所述基底层的上表面之上的第一层部分；
所述第一层部分中的第一沟槽；
所述第一沟槽内的第一隔离材料部分；
第二隔离材料部分，其在所述第一层部分的上表面之上水平地延伸并连接至所述第一隔离材料部分；
所述第二隔离材料部分的上表面之上的第二层部分；
所述第二层部分中的第二沟槽；和
所述第二沟槽内的和所述第二隔离材料部分的上表面上的第三隔离材料部分。
11.如权利要求10所述的晶片，其特征在于，所述第二隔离材料部分在第一隔离材料部分的相反侧上相对于第一隔离材料部分向外延伸。
12.如权利要求10所述的晶片，其特征在于，所述第三隔离材料部分与第一隔离材料部分轴向地对齐。
13.如权利要求10所述的晶片，其特征在于：
所述第一隔离材料部分包括第一组材料特性；
所述第三隔离材料部分包括第二组材料特性；和
所述第一组材料特性与所述第二组材料特性不同。
14.如权利要求10所述的晶片，其特征在于：
所述第一层部分包括第三组材料特性；
所述第二层部分包括第四组材料特性；和
所述第三组材料特性与所述第四组材料特性不同。
15.如权利要求10所述的晶片，其特征在于，所述晶片还包括：
所述第二层部分的上表面之上的第四隔离材料部分；
所述第四隔离材料部分的上表面之上的上部层；
所述上部层中的第三沟槽；和
所述第三沟槽内的和所述第四隔离材料部分的上表面上的第五隔离材料部分。
16.如权利要求10所述的晶片，其特征在于，所述晶片还包括：
所述第一层部分中的第四沟槽；和
所述第四沟槽内的第六隔离材料部分，其中，所述第一层部分的上表面之上的所述第二隔离材料部分从第一隔离材料部分延伸至第六隔离材料部分。
17.如权利要求16所述的晶片，其特征在于：
所述第一隔离材料部分不附连至所述第一层部分；
所述第六隔离材料部分不附连至所述第一层部分；和
所述第二隔离材料部分不附连至所述第一层部分的上表面。
CN201280028705.3A 2011-04-14 2012-04-13 具有包括水平件的间隔结构的晶片 Active CN103619750B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201161475438P 2011-04-14 2011-04-14
US61/475,438 2011-04-14
US13/232,209 2011-09-14
US13/232,209 US8426289B2 (en) 2011-04-14 2011-09-14 Wafer with spacer including horizontal member
PCT/US2012/033524 WO2012142415A1 (en) 2011-04-14 2012-04-13 Wafer with spacer including horizontal member

Publications (2)

Publication Number Publication Date
CN103619750A true CN103619750A (zh) 2014-03-05
CN103619750B CN103619750B (zh) 2016-09-28

Family

ID=47005824

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280028705.3A Active CN103619750B (zh) 2011-04-14 2012-04-13 具有包括水平件的间隔结构的晶片

Country Status (7)

Country Link
US (2) US8426289B2 (zh)
EP (1) EP2697157B1 (zh)
JP (1) JP6072769B2 (zh)
KR (1) KR101932302B1 (zh)
CN (1) CN103619750B (zh)
SG (1) SG194479A1 (zh)
WO (1) WO2012142415A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9302906B2 (en) 2012-10-02 2016-04-05 Robert Bosch Gmbh Capacitive pressure sensor and method

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130151A (en) * 1999-05-07 2000-10-10 Taiwan Semiconductor Manufacturing Company Method of manufacturing air gap in multilevel interconnection
CN1542965A (zh) * 2003-05-02 2004-11-03 三星电子株式会社 具有其内形成有空隙区的外延图形的集成电路器件及其形成方法
US20070218616A1 (en) * 2006-03-16 2007-09-20 Micron Technology, Inc. Semiconductor constructions, and methods of forming semiconductor constructions
US20070281488A1 (en) * 2006-06-02 2007-12-06 Wells David H Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon
CN101123204A (zh) * 2006-08-10 2008-02-13 中芯国际集成电路制造(上海)有限公司 形成浅沟槽隔离结构的方法和浅沟槽隔离结构
CN101419942A (zh) * 2007-10-24 2009-04-29 中芯国际集成电路制造(上海)有限公司 一种可提高半导体器件性能的沟槽隔离结构制作方法
US7573081B2 (en) * 1999-10-07 2009-08-11 Chartered Semiconductor Manufacturing Ltd. Method to fabricate horizontal air columns underneath metal inductor
CN101740459A (zh) * 2008-11-14 2010-06-16 中芯国际集成电路制造(北京)有限公司 浅沟槽隔离结构及其制造方法
CN101989599A (zh) * 2009-08-03 2011-03-23 中芯国际集成电路制造(上海)有限公司 具有浅沟槽隔离结构的半导体器件及其制造工艺

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58192345A (ja) * 1982-05-07 1983-11-09 Nippon Telegr & Teleph Corp <Ntt> 半導体装置の製造方法
US4849370A (en) * 1987-12-21 1989-07-18 Texas Instruments Incorporated Anodizable strain layer for SOI semiconductor structures
US5117276A (en) * 1989-08-14 1992-05-26 Fairchild Camera And Instrument Corp. High performance interconnect system for an integrated circuit
JP2510747B2 (ja) * 1990-02-26 1996-06-26 株式会社日立製作所 実装基板
JPH06125055A (ja) * 1992-10-09 1994-05-06 Toshiba Corp 半導体記憶装置の製造方法
US5753529A (en) * 1994-05-05 1998-05-19 Siliconix Incorporated Surface mount and flip chip technology for total integrated circuit isolation
US5583368A (en) * 1994-08-11 1996-12-10 International Business Machines Corporation Stacked devices
EP0804806A1 (en) * 1994-12-22 1997-11-05 Benedict G. Pace Device for superheating steam
US6350659B1 (en) * 1999-09-01 2002-02-26 Agere Systems Guardian Corp. Process of making semiconductor device having regions of insulating material formed in a semiconductor substrate
US6664126B1 (en) 1999-09-03 2003-12-16 University Of Maryland, College Park Process for fabrication of 3-dimensional micromechanisms
US6913941B2 (en) 2002-09-09 2005-07-05 Freescale Semiconductor, Inc. SOI polysilicon trench refill perimeter oxide anchor scheme
DE10257098B4 (de) 2002-12-05 2005-05-25 X-Fab Semiconductor Foundries Ag Verfahren zum Erzeugen hermetisch dicht geschlossener dielektrisch isolierender Trenngräben
US7056757B2 (en) 2003-11-25 2006-06-06 Georgia Tech Research Corporation Methods of forming oxide masks with submicron openings and microstructures formed thereby
JP2006253584A (ja) * 2005-03-14 2006-09-21 Fuji Electric Holdings Co Ltd Ｓｏｉウエハの製造方法
US7825484B2 (en) 2005-04-25 2010-11-02 Analog Devices, Inc. Micromachined microphone and multisensor and method for producing same
US7790529B2 (en) * 2007-05-08 2010-09-07 Micron Technology, Inc. Methods of forming memory arrays and semiconductor constructions
JP2009187993A (ja) * 2008-02-04 2009-08-20 Fuji Electric Device Technology Co Ltd Ｓｏｉウエハの製造方法
JP5473253B2 (ja) 2008-06-02 2014-04-16 キヤノン株式会社 複数の導電性領域を有する構造体、及びその製造方法
US8148790B2 (en) 2008-07-08 2012-04-03 Wispry, Inc. Thin-film lid MEMS devices and methods
JP2010147142A (ja) * 2008-12-17 2010-07-01 Hitachi Kokusai Electric Inc 半導体製造方法と装置
ES2342872B1 (es) 2009-05-20 2011-05-30 Baolab Microsystems S.L. Chip que comprende un mems dispuesto en un circuito integrado y procedimiento de fabricacion correspondiente.

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6130151A (en) * 1999-05-07 2000-10-10 Taiwan Semiconductor Manufacturing Company Method of manufacturing air gap in multilevel interconnection
US7573081B2 (en) * 1999-10-07 2009-08-11 Chartered Semiconductor Manufacturing Ltd. Method to fabricate horizontal air columns underneath metal inductor
CN1542965A (zh) * 2003-05-02 2004-11-03 三星电子株式会社 具有其内形成有空隙区的外延图形的集成电路器件及其形成方法
US20070218616A1 (en) * 2006-03-16 2007-09-20 Micron Technology, Inc. Semiconductor constructions, and methods of forming semiconductor constructions
US7378704B2 (en) * 2006-03-16 2008-05-27 Micron Technology, Inc. Semiconductor constructions, and methods of forming semiconductor constructions
US20070281488A1 (en) * 2006-06-02 2007-12-06 Wells David H Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon
CN101123204A (zh) * 2006-08-10 2008-02-13 中芯国际集成电路制造(上海)有限公司 形成浅沟槽隔离结构的方法和浅沟槽隔离结构
CN101419942A (zh) * 2007-10-24 2009-04-29 中芯国际集成电路制造(上海)有限公司 一种可提高半导体器件性能的沟槽隔离结构制作方法
CN101740459A (zh) * 2008-11-14 2010-06-16 中芯国际集成电路制造(北京)有限公司 浅沟槽隔离结构及其制造方法
CN101989599A (zh) * 2009-08-03 2011-03-23 中芯国际集成电路制造(上海)有限公司 具有浅沟槽隔离结构的半导体器件及其制造工艺

Also Published As

Publication number Publication date
US8933535B2 (en) 2015-01-13
EP2697157A1 (en) 2014-02-19
KR101932302B1 (ko) 2018-12-24
US20120261789A1 (en) 2012-10-18
US20130234281A1 (en) 2013-09-12
KR20140026474A (ko) 2014-03-05
CN103619750B (zh) 2016-09-28
US8426289B2 (en) 2013-04-23
SG194479A1 (en) 2013-12-30
WO2012142415A1 (en) 2012-10-18
EP2697157B1 (en) 2022-06-08
JP2014515192A (ja) 2014-06-26
JP6072769B2 (ja) 2017-02-01

Similar Documents

Publication Publication Date Title
US8994127B2 (en) Method of fabricating isolating semiconductor structures using a layout of trenches and openings
CN105702736B (zh) 屏蔽栅-深沟槽mosfet的屏蔽栅氧化层及其形成方法
CN105074924A (zh) 包含wisx的半导体装置及其制造方法
CN108987331B (zh) 半导体结构以及其制作方法
CN112420716B (zh) 一种半导体器件及其制备方法
CN103011048A (zh) 隔离结构、具有其的半导体器件及制造该隔离结构的方法
JP5931334B2 (ja) 改善されたアイソレーションを備えるハイブリッド基板及びハイブリッド基板の簡素化した製造方法
CN112909005B (zh) 一种三维存储器及其制备方法
CN106098544A (zh) 改善沟槽型双层栅mos中介质层形貌的方法
CN103619750A (zh) 具有包括水平件的间隔结构的晶片
CN104425350B (zh) 一种半导体器件及其制造方法
CN107731733A (zh) 沟槽外延的填充方法
CN103596875B (zh) 具有凹入式栓塞的晶圆
KR100758641B1 (ko) Ｃｍｏｓ 회로가 집적된 실리콘 기판 상에 미세구조물을 형성하는 방법 및 상기 방법에 의하여 형성된 미세 구조물을 포함하는 ｍｅｍｓ 소자
CN114334988A (zh) 三维存储器及其制备方法
US20110175191A1 (en) Isolation trenches for semiconductor layers
CN112993016A (zh) 三维存储器结构及其制作方法
JP5970761B2 (ja) 半導体装置の製造方法
CN102427050B (zh) 一种无化学机械抛光的浅沟槽隔离工艺
CN102810502A (zh) 用于形成浅沟道隔离结构的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant