CN103594491B - 一种cdmos制作方法 - Google Patents

一种cdmos制作方法 Download PDF

Info

Publication number
CN103594491B
CN103594491B CN201210288958.6A CN201210288958A CN103594491B CN 103594491 B CN103594491 B CN 103594491B CN 201210288958 A CN201210288958 A CN 201210288958A CN 103594491 B CN103594491 B CN 103594491B
Authority
CN
China
Prior art keywords
isolation well
type isolation
type
cdmos
pmos device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201210288958.6A
Other languages
English (en)
Other versions
CN103594491A (zh
Inventor
李天贺
陈建国
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Peking University Founder Group Co Ltd
Shenzhen Founder Microelectronics Co Ltd
Original Assignee
Peking University Founder Group Co Ltd
Shenzhen Founder Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University Founder Group Co Ltd, Shenzhen Founder Microelectronics Co Ltd filed Critical Peking University Founder Group Co Ltd
Priority to CN201210288958.6A priority Critical patent/CN103594491B/zh
Publication of CN103594491A publication Critical patent/CN103594491A/zh
Application granted granted Critical
Publication of CN103594491B publication Critical patent/CN103594491B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors

Abstract

本发明公开了一种CDMOS制作方法，其主要内容包括：将现有技术中CDMOS工艺中的耗尽型NMOS器件用PMOS器件代替，为了实现这种替代，在制作工艺上，增加了N型隔离阱，所述N型隔离阱处于P型隔离阱的空间内，并将增加的PMOS器件处于N型隔离阱内工作，由于PMOS器件是增强型器件，只有在PMOS器件栅极电压值达到设定的开启电压值时才进行工作，否则PMOS器件不工作，与现有的耗尽型NMOS器件相比，可避免耗尽型NMOS器件在不工作的状态下静态漏电流偏大导致芯片待机功耗偏大的问题。

Description

一种CDMOS制作方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种CDMOS制作方法。
背景技术
随着半导体技术的快速发展，现有的高压BCD工艺(即包含BIPOLAR器件、CMOS器件和DMOS器件)中，DMOS器件能承受的击穿电压为200V～700V左右，在制作时多采用LDMOS结构。但是LDMOS结构面积较大，导致通电后，电流密度较小，不适用于功率较大的应用场合。
此外，作为BCD工艺的一种，高压CDMOS工艺主要面向较高功率的应用场合，其中，DMOS器件在制作时，采用VDMOS结构，由于利用了VDMOS结构，使得CDMOS工艺平台中的VDMOS能承受的电压和电流增加，实现CDMOS应用于高功率场合的需求。
如图1所示，为传统的CDMOS工艺平台下的结构图，所述CDMOS工艺包括：N型衬底和N型外延、P型隔离阱、P隔离环、VDMOS体区、N型源漏及引线区、P型源漏及引线区、栅极氧化层、多晶硅栅极、场隔离氧化层、N型或P型场隔离、增强型NMOS管和耗尽型NMOS管。
传统的CDMOS工艺平台制作一般都采用N型浓掺衬底配N型外延层，除了VDMOS器件放置在VDMOS体区外，其他所有器件全部做在P型隔离阱内，这种单阱工艺的限制使得CDMOS工艺平台中CMOS的电路部分只能采用N型MOS管，包括增强型NMOS管和耗尽型NMOS管。在传统的CDMOS工艺平台中，如果耗尽型NMOS管处于工作状态时，在栅极无需加电压；如果耗尽型NMOS管处于非工作状态时，在栅极加负电压；但是在加负电压的情况下，耗尽型NMOS管虽然处于关断状态，但是静态漏电仍然会偏大，这样就造成了电力资源的浪费。
综上所述，在现有技术中，采用CDMOS工艺制作的芯片存在耗尽型NMOS管导致的耗电量较大的问题。
发明内容
本发明实施例提供了一种CDMOS制作方法，用于解决在现有技术中，采用CDMOS工艺制作的芯片存在耗尽型NMOS管导致的耗电量较大的问题。
一种CDMOS工艺平台，包括：N型衬底和N型外延、P型隔离阱、P隔离环、VDMOS体区、N型源漏及引线区、P型源漏及引线区、栅极氧化层、多晶硅栅极、场隔离氧化层、N型或P型场隔离和增强型NMOS管，所述CDMOS工艺还包括：N型隔离阱和PMOS器件，其中：
PMOS器件处于N型隔离阱中，所述N型隔离阱处于P型隔离阱内。
一种CDMOS工艺的制作方法，所述方法包括：
在P型隔离阱区域内光刻出N型隔离阱区域；
向所述N型隔离阱区域内注入杂质离子，并将生成的N型隔离阱与该P型隔离阱一起推进至设定的深度；
对所述P型隔离阱和N型隔离阱做隔离氧化处理后，将增强型NMOS器件加入至P型隔离阱且该增强型NMOS器件不在所述N型隔离阱内，以及将PMOS器件加入至该N型隔离阱内。
本发明有益效果如下：
本发明实施例通过将现有技术中CDMOS工艺中的耗尽型NMOS器件用PMOS器件代替，为了实现这种替代，在制作工艺上，增加了N型隔离阱，所述N型隔离阱处于P型隔离阱的空间内，并将增加的PMOS器件处于N型隔离阱内工作，由于PMOS器件是增强型器件，只有在PMOS器件栅极电压值达到设定的开启电压值时才进行工作，否则PMOS器件不工作，与现有的耗尽型NMOS器件相比，可避免耗尽型NMOS器件在不工作的状态下静态漏电流偏大导致芯片待机功耗偏大的问题。
附图说明
图1为传统的CDMOS工艺的结构示意图；
图2为本发明实施例一的一种CDMOS工艺平台的结构示意图；
图3为本发明实施例二的一种CDMOS工艺的制作方法。
具体实施方式
为了实现本发明的目的，本发明实施例提供了一种CDMOS制作方法，通过将现有技术中CDMOS工艺中的耗尽型NMOS器件用PMOS器件代替，为了实现这种替代，在制作工艺上，增加了N型隔离阱，所述N型隔离阱处于P型隔离阱的空间内，并将增加的PMOS器件处于N型隔离阱内工作，由于PMOS器件是增强型器件，只有在PMOS器件栅极电压值达到设定的开启电压值时才进行工作，否则PMOS器件不工作，与现有的耗尽型NMOS器件相比，可避免耗尽型NMOS器件在不工作的状态下静态漏电流偏大导致芯片待机功耗偏大的问题。。
下面结合说明书附图对本发明各实施例进行详细描述。
实施例一：
如图2所示，为本发明实施例一的一种CDMOS工艺平台的结构示意图。所述CDMOS工艺平台包括：N型衬底和N型外延、P型隔离阱、P隔离环、VDMOS体区、N型源漏及引线区、P型源漏及引线区、栅极氧化层、多晶硅栅极、场隔离氧化层、N型或P型场隔离和增强型NMOS管，在此基础上，还包括：N型隔离阱和PMOS器件，其中：
PMOS器件处于N型隔离阱中，所述N型隔离阱通过光刻方式处于P型隔离阱内。
其中，所述N型隔离阱的深度值低于P型隔离阱的深度值，且所述N型隔离阱在P型隔离阱中的位置是悬空的。
也就是说，N型隔离阱处于P型隔离阱的内部，所述N型隔离阱被P型隔离阱包围。
具体地，N型隔离阱完全被P型隔离阱包住，并且N型隔离阱的深度值小于P型隔离阱的深度值，这主要是因为CDMOS工艺平台在制作时采用VDMOS结构，背面是CDMOS器件的漏极，需要承载高压，因此，必须与低压器件的隔离阱做到完全隔离。
通过本发明实施例一的方案，将现有技术中CDMOS工艺中的耗尽型NMOS器件用PMOS器件代替，为了实现这种替代，在制作工艺上，增加了N型隔离阱，所述N型隔离阱处于P型隔离阱的空间内，并将增加的PMOS器件处于N型隔离阱内工作，由于PMOS器件是增强型器件，只有在PMOS器件栅极电压值达到设定的开启电压值时才进行工作，否则PMOS器件不工作，与现有的耗尽型NMOS器件相比，可避免耗尽型NMOS器件在不工作的状态下静态漏电流偏大导致芯片待机功耗偏大的问题。
实施例二：
如图3所示，为本发明实施例二的一种CDMOS工艺的制作方法的流程图，所述方法包括：
步骤101：制作P型隔离阱。
具体地，首先，在N型衬底和N型外延的基础上，对EPI晶圆进行激光打标与清洗，生长垫氧；
其次，采用光刻的方式制作P型隔离阱。
步骤102：制作N型隔离阱。
具体地，在步骤102中，首先，在P型隔离阱区域内光刻出N型隔离阱区域。
具体地，在已经做好的P型隔离阱中光刻出一部分连续的区域，在该光刻出的区域内添加N型隔离阱。
其次，向所述N型隔离阱区域内注入杂质离子，并将生成的N型隔离阱与该P型隔离阱一起推进至设定的深度。
具体地，高能注入机利用预设的注入能量，向光刻的N型隔离阱区域注入杂质离子形成N型隔离阱。
所述预设的注入能量的范围值在200kev～240kev。
较优地，所述预设的注入能量的值为220kev。
其中，所述向N型隔离阱区域注入的杂质离子的数量越多，所述PMOS器件的开启电压越高。
较优地，利用预设的推进温度和时间，将该N型隔离阱与该P型隔离阱一起推进至设定的深度，在注入能量的控制下使得所述N型隔离阱的深度值低于P型隔离阱的深度值，且所述N型隔离阱在P型隔离阱中悬空。
其中，推进工艺可由高温炉管完成。
需要说明的是，预设的推进的温度和时间可以根据实际需要来确定，这里不做限定。
N型隔离阱是一个悬空隔离阱，即N型隔离阱在P型隔离阱内部，N型隔离阱与P型隔离阱处于隔离状态。由于N型隔离阱一般是接地电压，而N型衬底作为VDMOS的漏极，工作时也需要是高压，因此，N型隔离阱与N型的衬底处于隔离状态。
步骤103：制作P型隔离环。
具体地，在步骤103中，采用光刻方式制作P型隔离环。
需要说明的是，步骤103可以在步骤102中注入N型隔离阱之后，推进N型隔离阱和P型隔离阱之前完成，不限于本发明实施例写的顺序。
步骤104：制作N型隔离场。
在步骤104中，在P型隔离阱和N型隔离阱完成后，也就是说，针对放置每个器件的隔离阱完成后，还需要对放置在隔离阱中的器件进行隔离操作，隔离操作包括场注入隔离操作及场氧隔离操作。
首先，进行场注入隔离操作，位置在进行场氧化隔离操作的下方；
其次，进行场氧化隔离，具体地，采用湿氧氧化生长一层氧化层。
步骤105：制作有源区。
在步骤105中，所述有源区是MOS管工作的区域，也就是电流流过的地方。
具体地，首先，进行生长垫氧，具体地，先在器件的有源区覆盖一层SiN，即生长氮化硅，接着在暴露的隔离场区通过湿氧氧化生成一层氧化层；
其次，去除SiN层，生成有源区。
需要说明的是，非有源区就是场氧区，作用是隔离。
步骤106：制作P型场隔离。
在步骤106中，采用光刻技术制作P型场隔离。
需要说明的是，步骤105和步骤106的顺序是可以调整的。
其中，如果先制作氧化处理，后做隔离注入的话，隔离注入的能量要很大，打穿隔离氧化层到下部预定区域。
步骤107：制作VDMOS体区。
在步骤107中，采用光刻的方式制作VDMOS体区，并将相应的杂质离子注入VDMOS体区。
步骤108：制作增强型NMOS管的阈值调节。
具体地，将增强型NMOS器件加入至P型隔离阱且该增强型NMOS器件不在所述N型隔离阱内，并设置增强型NMOS器件的阈值电压。
步骤109：制作多晶硅栅极。
在步骤109中，在干净的硅表面生长质量好的氧化层作为栅极氧化层，而在其上沉淀多晶硅，进而进行多晶硅栅极的光刻和刻蚀操作。
步骤110：采用光刻的方式定义N型隔离阱和P型隔离阱的源极和漏极区域，在确定的区域注入相应的杂质离子，辅以退火激活。
步骤111：隔离介质淀积，挖接触孔，淀积金属导线，并制作钝化层。
步骤112：进行背面硅片的减薄，湿蚀刻，蒸镀金属，完成CDMOS工艺的制作。
需要说明的是，制作CDMOS工艺的步骤不仅限于上述步骤。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (3)

1.一种CDMOS制作方法，其特征在于，所述方法包括：
在P型隔离阱区域内光刻出N型隔离阱区域；
利用预设的注入能量，向所述N型隔离阱区域内注入杂质离子，并将生成的N型隔离阱与该P型隔离阱一起推进至设定的深度，具体的：利用预设的推进温度和时间，将该N型隔离阱与该P型隔离阱一起推进至设定的深度，在注入能量的控制下使得所述N型隔离阱的深度值低于P型隔离阱的深度值，且所述N型隔离阱在P型隔离阱中悬空，其中，所述预设的注入能量的范围值在200kev～240kev；
对所述P型隔离阱和N型隔离阱做隔离氧化处理后，将增强型NMOS器件加入至P型隔离阱且该增强型NMOS器件不在所述N型隔离阱内，以及将PMOS器件加入至该N型隔离阱内。
2.如权利要求1所述的方法，其特征在于，所述预设的注入能量的值为220kev。
3.如权利要求1所述的方法，其特征在于，所述向N型隔离阱区域注入的杂质离子的数量越多，所述PMOS器件的开启电压越高。
CN201210288958.6A 2012-08-14 2012-08-14 一种cdmos制作方法 Expired - Fee Related CN103594491B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210288958.6A CN103594491B (zh) 2012-08-14 2012-08-14 一种cdmos制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210288958.6A CN103594491B (zh) 2012-08-14 2012-08-14 一种cdmos制作方法

Publications (2)

Publication Number Publication Date
CN103594491A CN103594491A (zh) 2014-02-19
CN103594491B true CN103594491B (zh) 2016-07-06

Family

ID=50084563

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210288958.6A Expired - Fee Related CN103594491B (zh) 2012-08-14 2012-08-14 一种cdmos制作方法

Country Status (1)

Country Link
CN (1) CN103594491B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110783340B (zh) * 2019-11-11 2021-08-31 恒烁半导体(合肥)股份有限公司 一种浮栅型nor闪存的制作方法、电路以及其应用

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5159207A (en) * 1989-11-29 1992-10-27 Sgs-Microelectronics S.A. Circuit for dynamic isolation of integrated circuits
US5591662A (en) * 1994-05-19 1997-01-07 Consorizio Per La Ricerca Sulla Microelecttronica Nel Mezzogiorna Method of manufacturing a power integrated circuit (PIC) structure
CN102054774A (zh) * 2009-10-28 2011-05-11 无锡华润上华半导体有限公司 Vdmos晶体管兼容ldmos晶体管及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5159207A (en) * 1989-11-29 1992-10-27 Sgs-Microelectronics S.A. Circuit for dynamic isolation of integrated circuits
US5591662A (en) * 1994-05-19 1997-01-07 Consorizio Per La Ricerca Sulla Microelecttronica Nel Mezzogiorna Method of manufacturing a power integrated circuit (PIC) structure
CN102054774A (zh) * 2009-10-28 2011-05-11 无锡华润上华半导体有限公司 Vdmos晶体管兼容ldmos晶体管及其制作方法

Also Published As

Publication number Publication date
CN103594491A (zh) 2014-02-19

Similar Documents

Publication Publication Date Title
CN205177843U (zh) 集成电路
CN103178093B (zh) 高压结型场效应晶体管的结构及制备方法
CN101740392B (zh) Ldmos晶体管、半导体器件及其制造方法
CN102760754B (zh) 耗尽型vdmos及其制造方法
JP2010135800A (ja) 半導体素子及びその製造方法
CN103178087B (zh) 超高压ldmos器件结构及制备方法
CN105655402A (zh) 低压超结mosfet终端结构及其制造方法
CN102931093B (zh) N沟道耗尽型功率mosfet器件及制造方法
CN102194884B (zh) 一种混合导通机制的场效应晶体管
CN101661889B (zh) 一种部分耗尽的绝缘层上硅mos晶体管的制作方法
CN103594491B (zh) 一种cdmos制作方法
CN108807502A (zh) 一种nldmos器件和ldmos功率器件的制造方法
CN102054866B (zh) 横向高压mos器件及其制造方法
CN205621741U (zh) SiC MOSFET器件单元
CN102593057A (zh) 具有埋入掺杂层的完全耗尽soi器件
CN103996622B (zh) 一种制作vdmos的方法
CN107093625B (zh) 双扩散漏nmos器件及制造方法
CN105070753A (zh) 一种纵向双向耐压功率半导体晶体管及其制备方法
CN110739349A (zh) 一种碳化硅横向jfet器件及其制备方法
CN106158653A (zh) 平面型vdmos的制作方法
CN203721734U (zh) 一种低vf的功率mosfet器件
CN111834221A (zh) Ldmos和其制作方法
CN103779416A (zh) 一种低vf的功率mosfet器件及其制造方法
CN103545220A (zh) 一种横向功率器件漂移区的制造方法
CN108666363A (zh) Ldmos器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20160706

Termination date: 20170814

CF01 Termination of patent right due to non-payment of annual fee