CN103579085A - 一种用于形成接触孔的方法 - Google Patents

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Abstract

本发明提供一种用于形成接触孔的方法，包括：提供衬底，所述衬底中形成有源/漏区、所述衬底上形成有层间介电层以及位于所述层间介电层中的栅极结构；在所述栅极结构两侧的所述层间介电层中形成与所述源/漏区对应的第一接触孔；在所述第一接触孔中形成具有预定高度的外延层；以及对所述外延层进行离子注入。该方法通过选择性外延抬升源/漏区，能够有效地降低接触孔蚀刻工艺的难度，进而获得较佳的接触孔剖面轮廓，并实现均一的金属填充。

Description

一种用于形成接触孔的方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种用于形成接触孔的方法。 
背景技术
随着集成电路制造工艺的进一步发展，栅极与源/漏区的高度差对接触孔蚀刻带来很大的挑战。 
目前已知一种将源/漏区与栅极上的接触孔分开形成的方法，即，先对源/漏区进行蚀刻以形成第一接触孔，然后沉积层间介电层，再同时对源/漏区和栅极上方的层间介电层进行蚀刻以形成第二接触孔。由于在形成第二接触孔时，对于源/漏区和栅极的接触孔而言，需要蚀刻的介电层厚度是一致的，因而能够降低接触孔蚀刻难度。但是，这种方法仍然无法获得较好的接触孔剖面轮廓。此外，该方法由于第一和第二接触孔是同时进行金属填充的，因而位于第二接触孔下方的第一接触孔的填充效果会较差，从而导致金属互连可靠性降低。 
因此，需要一种用于形成接触孔的方法，以解决现有技术中存在的问题。 
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。 
为解决上述现有技术中存在的问题，本发明提供一种用于形成接触孔的方法，包括：提供衬底，所述衬底中形成有源/漏区、所述衬底上形成有层间介电层以及位于所述层间介电层中的栅极结构；在所述栅极结构两侧的所述层间介电层中形成与所述源/漏区对应的第一接触孔；在所述第一接触孔中形成具有预定高度的外延层；以及对所述外延层进行离子注入。 
优选地，所述外延层通过选择性外延生长法形成。 
优选地，所述外延层的构成材料为硅、锗硅和碳化硅中的至少一种。 
优选地，所述预定高度为所述栅极结构的高度的2/3~4/3。 
优选地，所述预定高度大约等于所述栅极结构的高度。 
优选地，所述源/漏区是通过对所述栅极结构两侧的所述衬底进行离子注入而形成的。 
优选地，所述源/漏区是通过采用选择性外延生长法从所述栅极结构两侧的所述衬底外延生长而形成的。 
优选地，所述源/漏区中所含导电离子的导电类型与所述外延层中的相同。 
优选地，所述源/漏区的表面高于所述衬底的表面。 
优选地，所述栅极结构由栅极介电层和位于所述栅极介电层上的金属栅极构成。 
优选地，所述栅极结构两侧形成有侧墙。 
优选地，在所述衬底和所述层间介电层之间形成有接触孔蚀刻停止层。 
优选地，在对所述外延层进行离子注入之后进一步包括：在所述外延层和/或所述栅极结构上形成金属硅化物。 
优选地，在对所述外延层进行离子注入之后进一步包括：在所述衬底上方形成另一层间介电层；以及在所述另一层间介电层中形成第二接触孔。 
优选地，在形成所述另一层间介电层之前还包括：在所述衬底上方形成接触孔蚀刻停止层。 
综上所述，根据本发明的方法具有下列优点：首先，通过选择性外延抬升源/漏区来缩小源/漏区与栅极之间的高度差，从而能够有效地降低接触孔蚀刻工艺的难度，进而获得较佳的接触孔剖面轮廓；其次，由于源/漏区和栅极上方的接触孔深度相当，因而可以实现均一的金属填充，进而获得改进的金属互连可靠性。因此，根据本发明的方法能够最终实现对半导体器件的整体电学性能的提高。此外，该方法省略了底层接触孔的金属填充和化学机械抛光（CMP）步骤，并且容易与传统CMOS工艺兼容，因而能够降低制造成本并实现可靠的在线工艺控制。 
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。附图中： 
图1为根据本发明示例性实施例制造半导体器件的工艺流程图；以及 
图2A-2E为根据本发明示例性实施例制造半导体器件工艺流程中各个步骤所获得的器件的示意性剖面图。 
具体实施方式
接下来，将结合附图更加完整地描述本发明，附图中示出了本发明的实施例。但是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。附图中，为了清楚起见，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。 
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其他元件或层时，其可以直接地位于其他元件或层上、与之相邻、连接或耦合到其他元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其他元件或层时，则不存在居间的元件或层。 
图1示出了根据本发明示例性实施例制造半导体器件的工艺流程图，图2A-2E示出了根据本发明示例性实施例制造半导体器件工艺流程中各个步骤所获得的器件的示意性剖面图。应当注意的是，半导体器件中的部分器件结构可以由多晶硅栅互补式金属氧化物半导体（CMOS）制作流程来制造，因此在本发明的方法之前、之中或之后可以提供额外的工艺，且其中某些工艺在此仅作简单的描述。下面将结合附图来详细说明本发明的示例性实施例。 
首先，执行步骤S101：提供衬底，所述衬底中形成有源/漏区、所述衬底上形成有层间介电层以及位于所述层间介电层中的栅极结构。 
如图2A所示，提供衬底210，衬底210中形成有源/漏区214，且所述衬底上形成有层间介电层220以及位于层间介电层220中的栅极结构。 
如图所示，衬底210中还形成有隔离槽212（例如，浅槽隔离（STI））等。作为示例，在本实施例中，栅极结构包括栅极介电层222和位于栅极 介电层222上的金属栅极（即构成栅极结构的栅极材料层）224。优选地，在该栅极结构两侧形成有侧墙226，其主要用于在通过等离子体注入工艺形成源/漏区时保护栅极结构不受损伤，并且有效地控制源/漏区与栅极结构之间的相对位置关系。这里，应认识到，本示例中的栅极结构是针对高k金属栅后栅工艺的，但本发明并不限于此，而是还可以采用其他的栅极结构，例如目前普遍采用的由多晶硅栅极和栅极介电层构成的多晶硅栅极结构。 
作为示例，衬底210的构成材料可以是未掺杂单晶硅、掺杂有N型或P型杂质的单晶硅、多晶硅、锗硅或者绝缘体上硅（SOI）等。栅极介电层222的构成材料可以是诸如氧化铪、硅酸铪、氧化镧、氧化锌、硅酸锌、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铁电薄膜、铌锌酸、铅钛酸铅这样的高k材料中的一种。金属栅极224的构成材料例如可以包含铪、钛、钽、铝、锆、钌、钯、铂、钴、镍及其氧化物和碳化物中的一种或多种。侧墙226的构成材料可以是氮化物、氧化物或其组合。层间介电层220的构成材料可以是氧化硅、氮氧化硅、氮化硅等，并且可以采用化学气相沉积法、高密度等离子体化学气相沉积法、旋转涂布法、溅镀等方法形成。此外，还可以在层间介电层220形成之后对其进行平坦化处理，至露出所述栅极结构的上表面。平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。 
作为示例，源/漏区214可以通过对衬底210中位于栅极结构两侧的部分进行离子注入而形成。替代地，源/漏区214也可以通过选择性外延生长法从衬底210中位于栅极结构两侧的部分外延生长而形成。当采用选择性外延生长法来形成源/漏区214时，可以采用目前已较为成熟的应变硅技术，具体工艺细节在本领域中是公知的，因此不再详述。需要提请注意的是，采用应变硅技术形成的源/漏区其表面一般会高于衬底的表面，以便对沟道施加适当的应力。 
此外，源/漏区214中所掺杂的导电离子的类型由将形成的具体半导体器件类型决定。例如，如果将形成PMOS器件，则为N型，而将形成NMOS器件，则为P型。 
在本实施例中，采用常规的离子注入工艺来形成源/漏区214，具体步骤如下：进行离子注入工艺，以于栅极周围的半导体衬底中形成源极/漏极 区域；紧接着进行快速升温退火工艺，利用900至1050℃的高温来激活源/漏区中所掺杂的杂质，并同时修复离子注入工艺中受损的半导体衬底表面的晶格结构。此外，亦可视产品需求及功能性考量，另于源/漏区与栅极之间形成轻掺杂漏极（LDD）。 
此外，在层间介电层220和衬底210之间还可以形成有接触孔蚀刻停止层（未示出）。蚀刻停止层在半导体器件结构中的作用及其形成工艺参数和条件已为本领域技术人员所知，在此不再详述。应理解的是，该蚀刻停止层是优选的而非必需的，技术人员可以根据实际需要加以取舍。 
接着，执行步骤S102：在所述栅极结构两侧的所述层间介电层中形成与所述源/漏区对应的第一接触孔。 
如图2B所示，在层间介电层220中位于栅极结构两侧的部分中形成与源/漏区214对应的第一接触孔228。形成接触孔228的步骤具体可以如下：在层间介电层上形成具有图案的光刻胶层；然后，以该光刻胶层为掩膜，蚀刻层间介电层和接触孔蚀刻停止层，从而形成所述接触孔。当然，蚀刻所采用的掩膜不限于本实施例中的光刻胶，而是还可以采用其他的掩膜技术，例如金属硬掩膜等。更多的工艺条件和参数为本领域技术人员所熟知，在此不再详述。 
接着，执行步骤S103：在所述第一接触孔中形成具有预定高度的外延层。 
如图2C所示，在第一接触孔228中例如通过选择性外延生长法形成外延层230。作为示例，外延层230的构成材料可以是硅、锗硅和碳化硅中的至少一种。所述选择性外延生长可以例如采用低压化学气相沉积（LPCVD）、超低压化学气相沉积（VLPCVD）、等离子体增强化学气相沉积（PECVD）、超高真空化学气相沉积（UHVCVD）、快速热化学气相沉积（RTCVD）、常压化学气相沉积（APCVD）或分子束外延（MBE）等。 
当外延层230由硅构成，作为示例，可以在950~1050℃的温度下以N2H2、HCl和SiH2Cl2的混合气体为源气体，通过选择性外延生长法形成外延层230。其中，N2H2的流速为20~100ml/min，HCl的流速为20~100ml/min，且SiH2Cl2的流速为200~600ml/min。此外，当外延层230由锗硅构成时，作为示例，可以采用SiH4和Si2H6中至少一种作为硅源气体，并采用Ge2H6和GeH4中至少一种作为锗源气体。形成外延层230的工艺参数和条件可以与常规的制作应变硅半导体器件中的相同，技术人员可以根据实际需要 加以选用并调整参数以获得最佳的工艺结果，在此不再一一列举。 
此外，基于对制造成本和工艺目的的折衷考量，外延层230的预定高度优选为栅极结构的高度的2/3~4/3。进一步优选地，所述预定高度大约等于所述栅极结构的高度。 
然后，执行步骤S104：对所述外延层进行离子注入。 
具体地，对外延层230进行离子注入。作为示例，对外延层230进行离子注入所采用的工艺参数和条件与形成源/漏区214所采用的相同，为本领域技术人员所熟知，在此不再详述。优选地，外延层230中导电离子的类型与其对应的源/漏区中的导电离子的类型相同，例如，如果将用于制作NMOS器件，则导电离子的类型都为P型，而如果将用于制作PMOS器件，则都为N型。 
然后，进一步地，在衬底210上方形成接触孔蚀刻停止层（CESL层）240，如图2D所示，其构成材料和形成工艺均可以与上文提及的形成在衬底210和层间介电层220之间的接触孔蚀刻停止层所采用的相同，在此不再赘述。该层也是优选的而非必需的，用于在过蚀刻时保护下层膜层不受损伤。然后，在CESL层240上形成另一层间介电层250，亦如图2D所示，其形成材料和方法可以与上述层间介电层220完全相同。 
之后，通过等离子体干法蚀刻等蚀刻工艺在层间介电层250中形成第二接触孔252。形成第二接触孔252的工艺方法以及具体的工艺参数和条件都可以与形成第一接触孔的相同，在此不再赘述。需要特别指出的是，从图2E中清楚可见，位于源/漏区214上方的接触孔和位于栅极结构上方的接触孔的高度一致，从而能够解决现有技术中由于两者高度差较大而导致蚀刻工艺难度大且效果不佳等问题。 
此外，在对外延层230进行离子注入之后还可以在外延层230和栅极结构上形成金属硅化物层（未示出）。作为示例，金属硅化物的构成材料为镍-硅金属。金属硅化物层在半导体器件结构中的作用及其形成工艺参数和条件已为本领域技术人员所知，在此不再详述。 
此外，还需予以理解的是，出于成本控制的目的，上述每道工序优先选用现有技术中的常规单项工艺。另外，可以使用传统设备来实施上述每道工序，以便降低制造成本。并且，根据本发明的方法由于简单易行，因而可以实现可靠的在线工艺控制。 
这里，本领域技术人员应认识到，尽管上面的描述是围绕高k金属栅后栅工艺而展开的，但本发明并不仅仅适用于这类工艺，而是还可以适用于其他的半导体制造工艺，例如常规的CMOS工艺。 
综上所述，根据本发明的方法具有下列优点：首先，通过选择性外延抬升源/漏区来缩小源/漏区与栅极之间的高度差，从而能够有效地降低接触孔蚀刻工艺的难度，进而获得较佳的接触孔剖面轮廓；其次，由于源/漏区和栅极上方的接触孔深度相当，因而可以实现均一的金属填充，进而获得改进的金属互连可靠性。因此，根据本发明的方法能够最终实现对半导体器件的整体电学性能的提高。此外，该方法省略了底层接触孔（即本文中的第一接触孔）的金属填充和化学机械抛光（CMP）步骤，并且容易与传统CMOS工艺兼容，因而能够降低制造成本并实现可靠的在线工艺控制。 
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外，本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。 

Claims (15)

1.一种用于形成接触孔的方法，包括：
提供衬底，所述衬底中形成有源/漏区、所述衬底上形成有层间介电层以及位于所述层间介电层中的栅极结构；
在所述栅极结构两侧的所述层间介电层中形成与所述源/漏区对应的第一接触孔；
在所述第一接触孔中形成具有预定高度的外延层；以及
对所述外延层进行离子注入。
2.根据权利要求1所述的方法，其中，所述外延层通过选择性外延生长法形成。
3.根据权利要求1所述的方法，其中，所述外延层的构成材料为硅、锗硅和碳化硅中的至少一种。
4.根据权利要求1所述的方法，其中，所述预定高度为所述栅极结构的高度的2/3~4/3。
5.根据权利要求4所述的方法，其中，所述预定高度大约等于所述栅极结构的高度。
6.根据权利要求1所述的方法，其中，所述源/漏区是通过对所述栅极结构两侧的所述衬底进行离子注入而形成的。
7.根据权利要求1所述的方法，其中，所述源/漏区是通过采用选择性外延生长法从所述栅极结构两侧的所述衬底外延生长而形成的。
8.根据权利要求1所述的方法，其中，所述源/漏区中所含导电离子的导电类型与所述外延层中的相同。
9.根据权利要求1所述的方法，其中，所述源/漏区的表面高于所述衬底的表面。
10.根据权利要求1所述的方法，其中，所述栅极结构由栅极介电层和位于所述栅极介电层上的金属栅极构成。
11.根据权利要求1所述的方法，其中，所述栅极结构两侧形成有侧墙。
12.根据权利要求1所述的方法，其中，在所述衬底和所述层间介电层之间形成有接触孔蚀刻停止层。
13.根据权利要求1所述的方法，其中，在对所述外延层进行离子注入之后进一步包括：
在所述外延层和/或所述栅极结构上形成金属硅化物。
14.根据权利要求1所述的方法，其中，在对所述外延层进行离子注入之后进一步包括：
在所述衬底上方形成另一层间介电层；以及
在所述另一层间介电层中形成第二接触孔。
15.根据权利要求15所述的方法，其中，在形成所述另一层间介电层之前还包括：
在所述衬底上方形成接触孔蚀刻停止层。
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