CN103578961A - 一种金属硅化物半导体的形成方法 - Google Patents

Abstract

本发明提供一种金属硅化物半导体的形成方法，包括：提供半导体衬底；在衬底上依次形成栅极介电层、多晶硅层和硬掩膜层；图案化硬掩膜层；在图案化了的硬掩膜层的侧壁上形成第一间隙壁；以硬掩膜层和第一间隙壁为掩膜蚀刻多晶硅层和栅极介电层，形成栅极结构；去除硬掩膜层或第一间隙壁；以硬掩膜层或第一间隙壁为掩膜部分刻蚀多晶硅层以形成凸的形状或形成凹的形状；在衬底上和凹或凸的多晶硅层上执行自对准硅化物形成工艺；在衬底中形成源极和漏极。由于栅极结构的面积扩大使得自对准硅化物形成工艺的使用范围扩展，可以在栅极结构上形成更大面积的金属硅化层，使得栅极电阻大大降低，器件的速度得以提升。

Description

一种金属硅化物半导体的形成方法

技术领域

本发明是涉及一种半导体制造技术领域，更确切的说，本发明涉及一种金属硅化物半导体的形成方法。

背景技术

自对准硅化物形成工艺(salicide)是半导体器件制造中的重要工艺，其被广泛的运用于降低半导体器件的栅极电阻，例如CMOS器件的栅极片电阻，从而提高期器件的速度。通常的，该工艺包括：在半导体衬底表面溅镀金属层，然后进行快速升温退火(RTA)工艺，使金属层与栅极以及源极/漏极区域接触的部分反应成硅化金属层，完成自行对准金属硅化物工艺(salicide)。但是半导体器件的栅极电阻还与因为其他的因素有关，例如栅极的长度，即长度减小，栅极电阻增大。由于金属硅化物仅在栅极的表面形成，所以在现有技术中，减小栅极电阻的问题依然不能够很好的解决。所以需要一种金属硅化物半导体的形成方法来解决以上问题。

发明内容

鉴于以上问题，本发明提供一种金属硅化物半导体的形成方法，包括以下步骤：a)提供半导体衬底；b)在所述衬底上依次形成栅极介电层、多晶硅层和硬掩膜层；c)图案化所述硬掩膜层；d)在所述图案化了的硬掩膜层的侧壁上形成第一间隙壁；e)以所述硬掩膜层和所述第一间隙壁为掩膜蚀刻所述多晶硅层和所述栅极介电层，形成栅极结构；f)去除所述硬掩膜层或所述第一间隙壁；g)以所述硬掩膜层或所述第一间隙壁为掩膜部分刻蚀多晶硅层以形成凸的形状或形成凹的形状；h)在所述衬底上和所述凹或凸的多晶硅层上执行自对准硅化物形成工艺；i)在所述衬底中形成源极和漏极。

进一步，还包括在步骤e)之后在所述栅极结构和所述衬底上形成第二间隙壁。

进一步，其中所述第二间隙壁高于、矮于或等于所述多晶硅层。

进一步，还包括在步骤e)之后部分去除所述硬掩膜层使所述硬掩膜层顶部低于所述第一间隙壁。

进一步，还包括在所述第二间隙壁形成之后形成层间介电层于所述衬底上。

进一步，还包括对所述层间介电层进行CMP和回蚀刻以露出所述第一间隙壁的步骤。

进一步，还包括在所述步骤g)后去除所述第一间隙壁或所述硬掩膜层的步骤。

进一步，还包括在所述步骤g)后去除所述层间介电层。

进一步，其中使用氧化物、氮化物、氮氧化物、A-C、BN或其组合形成所述硬掩膜层。

进一步，其中使用氧化物、氮化物、氮氧化物、A-C、BN或其组合形成所述第一间隙壁。

进一步，其中使用氧化物、氮化物、氮氧化物、A-C、BN或其组合形成所述第二间隙壁。

进一步，其中步骤c)中所述形成的硬掩膜层具有大于100埃的厚度。

进一步，其中步骤g)中刻蚀50-500埃的多晶硅层。

进一步，其中所述金属硅化物半导体是CMOS。

进一步，其中还包括在所述形成第二间隙壁的步骤之前执行轻掺杂源极/漏极的步骤。

由于在本发明的金属硅化物半导体的形成方法中，由于所形成的栅极结构可以大大扩展了自对准硅化物形成工艺的使用范围，即由于栅极结构的面积扩大，可以在其之上形成更大面积的金属硅化层，从而使得栅极电阻大大的降低，器件的速度得以提升。

附图说明

图1-10是本发明各个工艺步骤的器件剖面图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的金属硅化物半导体的形成方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合接下来，将结合附图更加完整地描述本发明。

参见图1。提供半导体衬底200。所述衬底可以为以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）以及绝缘体上锗化硅（SiGeOI）等。在所述衬底中可以形成有掺杂区域和/或隔离结构，所述隔离结构为浅沟槽隔离（STI）结构或者局部氧化硅（LOCOS）隔离结构，图中未示出。在本发明的实施例中，所述衬底可以为Si衬底。

然后在其上形成栅极介电层201，所述栅极介电层是通过快速热氧化工艺（RTO）或原子层沉积工艺（ALD）来形成的SiO2界面层。

然后在所述栅极介电层201上形成多晶硅层202。形成方法包括化学气相沉积法(CVD)等。

然后在多晶硅层上形成硬掩膜层203。在一个实施例中使用氮化物来形成该硬掩膜，也可以氧化物、氮化物、氮氧化物、A-C、BN或其组合来形成该硬掩膜层。形成方法可以是低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。

然后进行硬掩膜图案化的步骤。可以使用光刻工艺来执行该步骤。该步骤进行后留下的硬掩膜层具有大于100埃的厚度。参见图2。

参见图3。然后在硬掩膜层的侧壁上形成第一间隙壁210，可以使用氧化物、氮化物、氮氧化物、A-C（无定形碳）、BN或其组合通过沉积和刻蚀的方法来形成该间隙壁。

参见图4。对所暴露的多晶硅层202以及其下方的栅极介电层201执行刻蚀去除的步骤，例如使用干法或湿法蚀刻等方法。在衬底的栅极区域形成所多晶硅层以及栅极介电层201位于硬掩膜层203和第一间隙壁210下方。

参见图5。然后还可以去除部分硬掩膜层203，使其上表面低于第一间隙壁210。

然后形成轻掺杂源极/漏极(LDD)于栅极结构的衬底中，图中未示出。所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；若形成的器件为PMOS器件，则注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。

然后形成第二间隙壁220于衬底200和多晶硅层202的侧壁上，该间隙壁的高度可以低于、高于或等于多晶硅层。可以使用的材料包括：氧化物、氮化物、氮氧化物、A-C、BN或其组合。形成的方法包括沉积和刻蚀。

参照图6。然后沉积层间介电层（ILD）400于衬底上。

可以采用热化学气相沉积(thermal CVD)制造工艺或高密度等离子体(HDP)制造工艺形成的有掺杂或未掺杂的氧化硅的层间介电层，例如未经掺杂的硅玻璃(USG)、磷硅玻璃(PSG)或硼磷硅玻璃(BPSG)。此外，层间介电层也可以是掺杂硼或掺杂磷的自旋涂布式玻璃(spin-on-glass，SOG)、掺杂磷的四乙氧基硅烷(PTEOS)或掺杂硼的四乙氧基硅烷(BTEOS)。

然后对层间介电层220进行平坦化以及回刻蚀处理。所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法（CMP）。

可以使用氟化硫(SF6)、氮及氯作为蚀刻剂且对氧化物具有高选择性的选择性反应性离子蚀刻(RIE)工艺来进行回刻蚀。

然后进行去除第一间隙壁210的步骤，仅留下硬掩膜层203于多晶硅层202上。参见图7。

然后以硬掩膜层203为掩膜进行刻蚀部分多晶硅层的步骤。刻蚀50-500埃的边缘位置的多晶硅层。即该步骤后多晶硅层的边缘位置明显低于中间位置，其高度差为50-500埃。

参见图8。然后再进行去除硬掩膜层203和ILD层400的步骤。可以使用的方法包括湿刻蚀或干刻蚀。可以采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(BOE)或氢氟酸缓冲溶液(BHF)。也可以是反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割等。在一个实施例中通过一个或者多个RIE步骤进行干法蚀刻。从而在衬底上形成的具有“凸”的形状多晶硅层。

当然，形成源漏极（S/D）的步骤可以在形成“凸”的形状多晶硅层之后进行，图中未示出。

然后在半导体衬底200表面溅镀金属层，其可包含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料。然后进行快速升温退火(RTA)工艺，使金属层与栅极以及源极/漏极区域（图中未示出）接触的部分反应成硅化金属层，接着使用可侵蚀金属层，但不致侵蚀金属硅化层区域的蚀刻剂，以将未反应的金属层除去。完成自对准金属硅化物工艺(salicide)。图8中的粗实线示出了在栅极上形成的硅化金属层。

以下进行对本发明另外实施例的描述。参照图9示出的器件剖面图，其包括半导体衬底200,部分形成于衬底上的多晶硅层202以及其下方的栅极介电层201，在多晶硅层上形成的第一间隙壁210，在衬底和多晶硅层的侧墙上形成的第二间隙壁220，形成于衬底上并执行了平坦化和回刻蚀的ILD层400。具体的步骤可以参考图1-6以及前述实施例的描述。

在该实施例中，在ILD平坦化和回刻蚀步骤之后，不执行去除第一间隙壁210的步骤，而是执行去除硬掩膜层203的步骤。留下位于多晶硅层上的第一间隙壁，并把之作为掩膜进行部分多晶硅层的刻蚀，刻蚀50-500埃的中间位置的多晶硅层。即该步骤后多晶硅层的中间位置明显低于边缘位置，其高度差为50-500埃。

参见图10。然后再进行去除硬掩膜层203和ILD层400的步骤。可以使用的方法包括湿刻蚀或干刻蚀。可以采用氢氟酸溶液，例如缓冲氧化物蚀刻剂(BOE)或氢氟酸缓冲溶液(BHF)。也可以是反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割等。在一个实施例中通过一个或者多个RIE步骤进行干法蚀刻。从而在衬底上形成的具有“凹”形状的多晶硅层。

然后还可以在在形成“凸”的形状多晶硅层之后进行形成源漏极的步骤（S/D），图中未示出。

然后执行salicide工艺等，可以参照以上的实施例的相应部分，以硅化金属层于栅极和源漏极结构上，其中在栅极上的硅化金属层是扩大了的。图10中的粗实线示出了在栅极上形成的硅化金属层。

上述形成“凹”或“凸”形状的金属硅化物的栅极的方法可以用于CMOS器件的制造，即其可以用于PMOS栅极的制造也可以用于NMOS栅极的制造；PMOS与NMOS金属硅化物的栅极可以具有相同的形状也可以具有不同的形状。

然后还可以进行后续工艺以完成半导体元件的制造。

为了说明和描述的目的，给出了本发明各个方面的以上描述。其并不旨在穷尽列举或将本发明限制为所公开的精确形式，且明显地，可以进行多种修改和变化。本发明旨在将对本领域技术人员是显而易见的这些修改和变化包括在由所附权利要求限定的本发明的范围内。

Claims (15)

1.一种金属硅化物半导体的形成方法，包括步骤：

a)提供半导体衬底；

b)在所述衬底上依次形成栅极介电层、多晶硅层和硬掩膜层；

c)图案化所述硬掩膜层；

d)在所述图案化了的硬掩膜层的侧壁上形成第一间隙壁；

e)以所述硬掩膜层和所述第一间隙壁为掩膜蚀刻所述多晶硅层和所述栅极介电层，形成栅极结构；

f)去除所述硬掩膜层或所述第一间隙壁；

g)以所述硬掩膜层或所述第一间隙壁为掩膜部分刻蚀多晶硅层以形成凸的形状或形成凹的形状；

h)在所述衬底上和所述凹或凸的多晶硅层上执行自对准硅化物形成工艺；

i)在所述衬底中形成源极和漏极。

2.根据权利要求1所述的方法，还包括在步骤e)之后在所述栅极结构和所述衬底上形成第二间隙壁。

3.根据权利要求2所述的方法，其中所述第二间隙壁高于、矮于或等于所述多晶硅层。

4.根据权利要求1所述的方法，还包括在步骤e)之后部分去除所述硬掩膜层使所述硬掩膜层顶部低于所述第一间隙壁。

5.根据权利要求2所述的方法，还包括在所述第二间隙壁形成之后形成层间介电层于所述衬底上。

6.根据权利要求5所述的方法，还包括对所述层间介电层进行CMP和回蚀刻以露出所述第一间隙壁的步骤。

7.根据权利要求1所述的方法，还包括在所述步骤g)后去除所述第一间隙壁或所述硬掩膜层的步骤。

8.根据权利要求5所述的方法，还包括在所述步骤g)后去除所述层间介电层。

9.根据权利要求1所述的方法，其中使用氧化物、氮化物、氮氧化物、A-C、BN或其组合形成所述硬掩膜层。

10.根据权利要求1所述的方法，其中使用氧化物、氮化物、氮氧化物、A-C、BN或其组合形成所述第一间隙壁。

11.根据权利要求2所述的方法，其中使用氧化物、氮化物、氮氧化物、A-C、BN或其组合形成所述第二间隙壁。

12.根据权利要求1所述的方法，其中步骤c)中所述形成的硬掩膜层具有大于100埃的厚度。

13.根据权利要求1所述的方法，其中步骤g)中刻蚀50-500埃的多晶硅层。

14.根据权利要求1所述的方法，其中所述金属硅化物半导体是CMOS。

15.根据权利要求2所述的方法，其中还包括在所述形成第二间隙壁的步骤之前执行轻掺杂源极/漏极的步骤。

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