CN103532676A - 通用成帧规程中的64位并行自同步加扰码器和解扰码器 - Google Patents

Abstract

本发明涉及通用成帧规程中的64位并行自同步加扰码器和解扰码器，其特征在于，加扰码器电路包括64个D触发器D0…D63和85个异或门按序间插串联，64个D触发器的输出信号构成了64位并行的扰码序列；64位D触发器的输出信号Q0…Q63在一个时钟节拍内输出64位的加扰码信号，同时输出信号到相应的异或门输入端；解扰码器电路包括43个D触发器D0…D42和64个异或门按序间插串联，64个异或门的输出信号构成了64位并行的扰码序列：43位D触发器的输出信号Q0…Q42在一个时钟节拍内输出43位的输出信号Q0…Q42到相应的异或门输入端，和输入信号异或后得到64位的解扰码信，其优点：将高速串行数据变成低速并行数据进行处理，极大降低工作频率，提高系统的可靠性。

Description

通用成帧规程中的64位并行自同步加扰码器和解扰码器

技术领域

本发明涉及一种通用成帧规程(简称GFP)数据帧的64位并行自同步加扰/解扰码器，主要应用于数据通信领域。

背景技术

    通用成帧规程(简称GFP)G.7041/Y1303规定了一种通用的可将用户数据封装到位同步或者字节同步物理传输网络（例如SDH系统）的方法。标准中规定了一种串行的自同步加扰码器和解扰码器。所谓自同步是指在任何起始状态下，解扰码器只要能够正确的接收到扰码序列，那么接收端在一定时间后就能够获得同步，恢复出正确的原始数据。当接收的码元有误差时，也可以在很短的时间内恢复同步。自同步加扰码器和解扰码器用在GFP帧的净荷域， 是为了保证传输质量的可靠性，加扰码器和解扰码器扰码序列为X⁴³+1。扰码器的初始值为全0或者全1均可。

G.7041/Y1303规定的自同步加扰码器和解扰码器电路中，加扰码器的43个触发器用于移位，D触发器D1、D2、D3、… D42分别接到D0、D1、D2、…D41的输出端。加扰码器的输出数据由输入数据和D触发器D42异或所得，并将所得结果送到D触发器D0的输入端。

解扰码器的43个触发器用于移位，D触发器D1、D2、D3、… D42分别接到D0、D1、D2、…D41的输出端。解扰码器的输入数据送到D触发器D0的输入端，同时输入数据与D触发器D42异或得到输出数据。

    上述加扰码器和解扰码器结构简单，但是在SDH系统中，只适合工作在STM-1线速155.52Mb/s以下，对于STM-64的SDH信号，速率为9.95328Gb/s，这种串行自同步加扰码器和解扰码器就不适合了，它对集成电路(IC)工艺提出了很高的要求，因此必须要将加扰码器和解扰码器电路做并行化处理。

发明内容

    发明的目的在于提供一种用于传输高速GFP数据帧的64位并行自同步加扰/解扰码器。

    发明的目的是通过以下技术方法来实现的：通用成帧规程中的64位并行自同步加扰码器和解扰码器，其特征在于，加扰码器电路包括64个D触发器D0…D63和85个异或门按序间插串联，64个D触发器的输出信号构成了64位(定义为63:0)并行的扰码序列：

1）第i位输入信号和第（i-21）位输出信号异或后的值作为D触发器D(i)的输入信号，i=21,22, …,63。

2）第（i+43）位输入信号，第i位输入信号和第（i+22）位输出信号异或后的值作为D触发器D(i)的输入信号，i=0,1, …,20。

64位D触发器的输出信号Q0…Q63在一个时钟节拍内输出64位的加扰码信号，同时输出信号到相应的异或门输入端。

解扰码器电路包括43个D触发器D0…D42和64个异或门按序间插串联，64个异或门的输出信号构成了64位（定义为63:0）并行的扰码序列：

1）第i-21位输入信号经过D触发器的输出信号和第i位输入信号异或后的值作为第i位输出信号，i=21,22, …,63。

2）第i+43位输入信号和第i位输入信号异或后的值作为第i位输出信号，i=0,1, …,20。

43位D触发器的输出信号Q0…Q42在一个时钟节拍内输出43位的输出信号Q0…Q42到相应的异或门输入端，和输入信号异或后得到64位的解扰码信号。

发明所公开的64位并行自同步加扰器和解扰器，其优点在于：将高速串行数据变成低速并行数据进行处理，极大的降低了工作频率，提高了系统的可靠性，便于工艺的实现。

附图说明

图1为串行自同步加扰码电路图； 

图2为串行自同步解扰码电路图；

图3为64位并行自同步加扰/解扰码器电路整体框图；

图4为64位并行自同步加扰码器电路图；

图5为64位并行自同步解扰码器电路图。

具体实施方式

    根据通用成帧规程G.7041/Y1303中的规定，根据图1、2所示，对于根据序列X⁴³+1实现的加扰电路，每一个输出值为输入值与43个时钟前的输出值模2加运算的结果，在每一个线速时钟输出一个扰码值，43个时钟周期可以输出43个扰码信号。

    对于第1个时钟周期，各个D触发器的输出分别为：

    D_i(t+1)=D_i-1(t)，i= 1,2,…,42;   D_i(t+1)=X(t) XOR D₄₂(t)，i=0

    对于第8个时钟周期，各个D触发器的输出分别为：

    D_i(t+8)=D_i-8(t)，i= 8,9,…,42;   D_i(t+8)=X (t+7-i) XOR D_35+i(t)，i=0,1,…,7

    依次类推，对于第64个时钟周器，各触发器的输出分别为：

D_i(t+64)= X (t+ 63-i) XOR D_i-21(t)，i=21,22,…,42  

D_i(t+64)=X (t+63-i) XOR D_20-i(t) XOR D_22+i(t)，i=0,1,…,20

经过推导，可以得到如图4所示的64位并行自同步加扰码器电路。输入信号为X0,X1,…,X63，输出信号为Y0,Y1,….,Y63。

与此类似，经过推导，可以得到如图5所示的64位并行自同步解扰码器电路。输入信号为Y0,Y1,….,Y63，输出信号为X0,X1,…,X63。 

加扰码器包括64个D触发器D0…D63和85个异或门按序间插串联，64个D触发器的输出端构成了64位(定义为63:0)并行的扰码序列：

1）第i位输入信号和第（i-21）位输出信号异或后的值作为D触发器D(i)的输入信号，i=21,22, …,63。

2）第（i+43）位输入信号，第i位输入信号和第（i+22）位输出信号异或后的值作为D触发器D(i)的输入信号，i=0,1, …,20。

解扰码器包括43个D触发器D0…D63和64个异或门按序间插串联，64个异或门的输出端构成了64位（定义为63:0）并行的扰码序列：

1）第i-21位输入信号经过D触发器延迟后的输出信号和第i位输入信号异或后的值作为第i位输出信号，i=21,22, …,63。

2）第i+43位输入信号和第i位输入信号异或后的值作为第i位输出信号，i=0,1, …,20。

利用发明所述的64位并行加扰/解码器可以完成在STM-64（线速9.95328Gb/s）系统中工作在频率为155.52Mb/s时的自同步加扰和解扰操作。用FPGA（现场可编程门阵列）实现相关的电路设计，符合通用成帧规程中的协议要求，电路结构简单，使用资源少，降低了系统的工作频率，提高了系统的稳定性。

根据上述说明，结合本领域技术可实现本发明的方案。

Claims (1)

1.一种通用成帧规程中的64位并行自同步加扰码器和解扰码器，其特征在于，加扰码器电路包括64个D触发器D0…D63和85个异或门按序间插串联，64个D触发器的输出信号构成了64位并行的扰码序列：

1）第i位输入信号和第i-21位输出信号异或后的值作为D触发器D(i)的输入信号，i=21,22, …,63；

2）第i+43位输入信号，第i位输入信号和第i+22位输出信号异或后的值作为D触发器D(i)的输入信号，i=0,1, …,20；

64位D触发器的输出信号Q0…Q63在一个时钟节拍内输出64位的加扰码信号，同时输出信号到相应的异或门输入端；

解扰码器电路包括43个D触发器D0…D42和64个异或门按序间插串联，64个异或门的输出信号构成了64位并行的扰码序列：

1）第i-21位输入信号经过D触发器的输出信号和第i位输入信号异或后的值作为第i位输出信号，i=21,22, …,63；

2）第i+43位输入信号和第i位输入信号异或后的值作为第i位输出信号，i=0,1, …,20；

43位D触发器的输出信号Q0…Q42在一个时钟节拍内输出43位的输出信号Q0…Q42到相应的异或门输入端，和输入信号异或后得到64位的解扰码信号。

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