CN103516339B

CN103516339B - 晶体管驱动电路

Info

Publication number: CN103516339B
Application number: CN201310256442.8A
Authority: CN
Inventors: 安东·毛德; 阿明·维尔梅罗特
Original assignee: Infineon Technologies Austria AG
Current assignee: Infineon Technologies Austria AG
Priority date: 2012-06-27
Filing date: 2013-06-25
Publication date: 2017-06-20
Anticipated expiration: 2033-06-25
Also published as: CN103516339A; DE102013106619A1; DE102013106619B4; US20140002145A1

Abstract

本发明各种实施方式中提供了晶体管驱动电路。该驱动电路可包括晶体管，该晶体管包括控制端子；电容；第一开关和电源，其中第一开关可耦接在电源和电容第一端子之间；第二开关和电感，它们可串联耦接在电容的第一端子和晶体管的控制端子之间。

Description

晶体管驱动电路

技术领域

本发明的各种实施方式涉及晶体管驱动电路。

背景技术

功率半导体开关新发展的目的之一，是获得具有尽可能高阻断电压但仍可提供低导通状态电阻的组件。出于这个目的，已经开发了EGFET（扩展栅FET），其中除了栅极，所谓漂移控制区也提供在源极和漏极之间的晶体管中，以提供降低的导通状态电阻。然而，需要高控制电流用于驱动漂移控制区，以实现低导通状态电阻，即用于当EGFET呈现为导通状态时，引入电荷到漂移控制区中，并当EGFET呈现为非导通状态时，消耗漂移控制区的电荷。

发明内容

在各种实施方式中，提供了一种晶体管驱动电路。该驱动电路可包括晶体管，该晶体管包括控制端子；电容；第一开关和电源，其中第一开关可藕接在电源和电容的第一端子之间；第二开关和电感，其可串联耦接在电容的第一端子和晶体管的控制端子之间。

在各种实施方式中，还提供了一种晶体管控制电路，其包括：负载晶体管，其包括控制端子，负载晶体管包括栅极区和/或至少一个漂移控制区；电容器；第一控制晶体管；电源，其中第一控制晶体管耦接在电源和电容器的第一端子之间；第二控制晶体管；电感器，其中第二控制晶体管和电感器串联耦接在电容器的第一端子和负载晶体管的控制端子之间。

附图说明

附图中，遍及不同示图的相似参考符号一般指相同部件。附图没必要按比例绘制，而重点一般放在示出本发明的原理上。在下面的说明中，参考以下附图描述本发明的各种实施方式，其中：

图1示出了根据各种实施方式的晶体管驱动电路的实现；

图2示出了根据各种实施方式的晶体管驱动电路的另一实现；

图3示出了根据各种实施方式的晶体管驱动电路的又一实现；

图4示出了根据各种实施方式的晶体管驱动电路的又一实现；

图5A和图5B示出了开关期间根据各种实施方式的晶体管驱动电路中晶体管的示例性栅极电压和示例性漏极电压。

图6示出了根据各种实施方式的晶体管驱动电路中的晶体管的示例性开关方法。

具体实施方式

下面的详细说明参考通过图示示出具体细节和实施方式的附图，其中本发明可得以实施。

这里使用的用语“示例性”意为“作为例子、示例或说明”。这里描述为“示例性”的任何实施方式或设计不一定解释为比其他实施方式或设计更优选或有利。

为解决驱动EGFET中漂移控制区所需的高控制功率（例如高控制电流）问题的一种方法导致了TEDFET（沟槽扩展漏极FET）的开发。TEDFET器件具有类似于EGFET器件的结构，因为其也包括邻近漂移区而横向设置的漂移控制区，该漂移区可从基板一个表面上设置的源极区延伸向设置在基板相反表面上的漏极区。一个或多个漂移控制区通过电介质层与漂移区分隔，该电介质层也指累积电介质或累积氧化物（AOX）。当TEDFET驱动到导通状态时，漂移控制区可用于控制累积通道，该累积通道形成在漂移区一侧的累积电介质旁边。累积通道可看作这样的区域，其特征为局部增加的电荷载流子密度。累积通道形成的前提是漂移控制区和漂移区之间的电位差。由带电漂移控制区感应的漂移区中累积通道的存在可导致功率半导体组件的降低的导通状态电阻。

在TEDFET中，提供给漂移控制区以达到低导通状态电阻的电荷存储在电容器中，该电容器电耦接在漂移控制区和源极区之间。在目前可用的TEDFET器件中，那些电容器至少部分或全部提供在漂移控制区中，如当前开发下的TEDFET器件中的情况，以避免触点上传导高电流的必要性，并以避免例如由杂散或分布电感存在而导致的寄生效应。然而，基于集成电容器的电荷存储可能非常消耗空间，例如50%的芯片表面可需要用于漂移控制区。此外，在各TEDFET从导通状态到截止状态转变过程中，电容器中的电压增加可看作不利的。电容器中的电压增加由以下效应造成。在TEDFET的导通状态中，存储电容器，即用于存储从漂移控制区引入和提取电荷的电容器，以及累积电容器，即跨累积电介质形成的电容器，该存储电容器和累积电容器并联耦接。相反，在截止状态中，累积电容器不存在，因为在漂移控制区中没有电荷存在，这可通过累积电介质引起与其分隔的漂移区中的相应电荷。在截止状态中，由于耗尽区的扩展，同时电荷需要保存，漂移区和漂移控制区中的半导体体积成为隔离器。因此，所有的电荷必须限制在存储电容器中。存储电容器设置在所谓的漂移控制区的头部，即在位于TEDFET的主体的高度处的漂移控制区的区域中，或其电连接到那里。因此，较高的电压降发生在晶体管处于截止状态的漂移控制区和漂移区的上部区域之间。这较高的电压降可相对于跨晶体管施加、即在源极和其漏极之间施加的电压，降低漂移区的阻断能力。在晶体管截止状态中漂移控制区和漂移区的上部区域之间的可容忍电压（其不会导致TEDFET阻断能力的下降）低于原则上累积电介质可忍受的可能电压。例如，对于厚度为100nm的累积电介质层，如果要防止损伤，则跨该层的电压不应超过23V。由于在晶体管截止状态中跨累积电介质构建的较高电压，所以在快速开关应用中，即使累积电介质可能能够维持例如23V的电压永久地跨累积电介质施加的状态，约高达14V的电压也可施加到晶体管导通状态的漂移控制区中，其然后在晶体管的截止状态中增加直至高达21V。因此，当TEDFET导通状态中漂移控制区电压必须限制在约14V，而不是潜在可行的23V时，在相对于它们几何形状另外相同的器件中可以将导通状态电阻进一步降低约40%。

在各种实施方式中，提供了晶体管驱动电路，其可提供晶体管、例如EGFET或TEDFET的智能和谐振驱动。驱动电路可解决功率晶体管、例如EGFET所需的过高控制功率的问题，以及漂移控制区中电容器空间需要的问题。当高压施加到漂移控制区中时，这进一步解决了晶体管降低的阻断电压问题，且与具有漂移区、漂移控制区和相同尺寸累积电介质的晶体管相比，其也可将晶体管的导通状态电阻降低40%。

图1中示出了根据各种实施方式的晶体管驱动电路100。驱动电路100可用于控制晶体管T1（例如是EGFET）的操作。然而，驱动电路100也可使用以控制TEDFET或任何其他晶体管的操作，在其导通状态中这可能需要提供给其控制区的大量电荷。来自电源102的驱动电压U_drive可经由串联设置提供给负载晶体管T1的控制端子，该串联设置包括第一开关S1、第二开关S2和电感106（也标记为L）。

晶体管T1的控制端子可包括晶体管的控制区，如至少一个栅极区和至少一个漂移控制区。至少一个漂移控制区可在负载晶体管T1的源极和漏极之间延伸。例如，一个漂移控制区可设置邻近于漂移区，例如在其左侧，而另一漂移控制区可设置邻近于漂移区，例如在其右侧。漂移区和漂移控制区均可在晶体管T1的源极和漏极之间彼此并排垂直延伸。漂移控制区可用于进一步通过上述机构降低负载晶体管的导通状态电阻。晶体管T1的栅极区和至少一个漂移区可并联耦接到其控制端子，或它们可以由相同结构（例如电介质层包围的连续多晶硅层或区域）形成，其中该结构的一个部分实现经典栅极的功能，而该结构的其他一个或多个部分实现一个或多个漂移控制区的功能。然而，这仅是示例。栅极区和至少一个漂移区也可由不同的例如同步信号驱动。负载晶体管T1进一步包括漏极端子，负载可连接到其上；以及源极端子，其可连接到参考电位104，例如接地电位。其也显示了晶体管T1的源极端子和漏极端子之间的晶体管体二极管（body diode）。晶体管T1包括第二电容C2，其耦接在晶体管T1的控制端子及其漏极端子之间，并可表示固有存在（并因此虚线示出）于负载晶体管T1中的电容。因此第二电容C2可相当于内部电容，其可表示并联耦接到晶体管T1控制端子的栅极电容和漂移控制区电容。在晶体管T1导通状态过程中，第二电容C2的值可由漂移控制区的电容主导。漂移控制区电容可看作可变的电容器，根据负载晶体管T1的状态，即其是否处于导通或非导通状态，该可变电容器可提供对于第二电容C2更大或更小的贡献。

根据各种实施方式的驱动电路100进一步包括第一电容C1。第一电容C1的一侧或一个端子耦接到第一开关S1和第二开关S2之间的电路径，第一电容C1的另一侧或另一端子耦接到参考电位104。电源102可被配置为恒定电压源（DC电压源）。第一开关S1和第二开关S2用于导通（即呈现为导通状态）或介质（即呈现为非导通状态）负载晶体管T1。在下文中，将更详细地描述根据各种实施方式的驱动电路100的操作。

使用根据各种实施方式的驱动电路100，可能在第一电容C1中存储电荷，该电荷可提供给控制端子，例如在导通状态下的负载晶体管T1的栅极区和至少一个漂移控制区。存储在第一电容C1中的电荷可借助电感106并根据第二开关S2的状态和第一电容C1的状态，即其是否充电，从而在第一电容C1和负载晶体管T1中提供的第二电容C2之间来回振荡。当第一电容C1充电且第二开关S2闭合时（即呈现为导通），存储在第一电容C1电场中的能量可转移到电感106，并以磁场的形式存储在其中，同时第二电容C2充电。当第一电容C1的电压落至第二电容电压以下时，存储在电感106中的能量释放，并驱动继续对第二电容C2充电的电流。换句话说，电感106可看作电气飞轮（electrical flywheel），其允许电荷从第一电容C1到负载晶体管T1的第二电容C2有效转移。

在一个实施方式中，第一电容C1和第二电容C2可具有基本相等的电容值。如已经提到的，与当晶体管T1处于非导通状态（即断开）时的其电容值相比，当晶体管处于导通状态（即导通）时，第二电容C2的电容值趋于更大。关于这个效应，第二电容C2的电容值可指负载晶体管T1导通状态下的其电容值。

在负载晶体管T1第一次导通时，第一电容C1充电直到其电压达到电源102提供的驱动电压U_drive为止。该阶段过程中，第一开关S1可闭合（即在其导通状态）同时第二开关S2可断开（即在其非导通状态）。当第一电容C1的充电过程已经完成时，第一开关S1可再次断开，从而电源102与第一电容C1断开。

当负载晶体管T1要导通时，第二开关S2闭合，且驱动电流可经由第二开关S2和电感106，从第一电容C1流向晶体管T1的第二电容C2。假设例如由电感106的电阻和/或由第二开关S2的串联电阻和/或由第一电容C1和第二电容C2的串联电阻导致的损耗可忽略不计，在第二开关S2已闭合之前，第二电容C2充电直到第一电容C1的电压。换句话说，在第一电容C1的电容值基本等于第二电容C2电容值的这种示例性情况下，电容C1的状态基本上“复制”到晶体管T1的第二电容C2上。一旦该过程结束，第二开关S2断开，以防止第二电容C2返回的电荷朝向第一电容C1返回流动。电荷转移到控制端子，并从而转移到仍位于其中的控制区，例如在栅极区和漂移控制区，且负载晶体管T1处于导通状态。

晶体管T1处于导通状态期间的时间可由第二开关S2的开关断开时间控制。也就是说，只要第二开关S2保持断开，晶体管T1将保持导通状态，使得已经转移到控制区（例如到晶体管T1的栅极区和漂移控制区）的电荷不能从那里放电（忽略泄漏电流）。如果负载晶体管T1要断开，则第二开关S2闭合，这将导致电荷从第二电容C2经由电感106流向第一电容C1。在第一电容C1放电过程结束时，第二开关S2可再次断开，使得负载晶体管T1可保持断开所需要的时间量。在负载晶体管T1处于截止状态的时间过程中，第一开关S1可闭合，且第一电容C1可充电到等于由电源102提供的驱动电压U_drive的电压。该再充电过程可以使用，例如以补偿（欧姆）损耗，例如开关过程中的泄漏电流损耗，和/或导通状态时间过程中晶体管T1范围中的损耗。在晶体管T1下一个导通发生之前，或最迟晶体管T1下一个导通发生时，即当第二开关S2再次断开时，第一开关S1可需要再次断开。

从第一电容C1（或当晶体管T1要被导通且第一电容C1尚未充电时从电源102）流出的电流大小，或对第二电容C2充电的电流增加的速率，可由电感106定义，该电感106可看作电流限制器。随着电感106电感值的增加，第二电容C2的充电过程和放电过程消耗更多的时间，使得关于第二开关S2的时序约束变得不太重要。换句话说，当第二开关S2闭合或断开时时间点的精确选择可能不是定义当晶体管T1完全可操作（例如完全/彻底导通或完全/彻底非导通）时的时间点的最重要参数，因为晶体管T1的导通过程和截止过程可由电感106主导，该电感可限制充电电流和放电电流。通过选择电感106的合适电感，即通过调整电感106的电感性电抗，可调整负载晶体管T1的开关特性，而不需要通过常用但有损耗的栅极电阻对负载晶体管T1的栅极和漂移控制区充电。当导电路径的欧姆电阻忽略不计时，根据各种实施方式的晶体管驱动电路100使得负载晶体管T1的驱动基本上无损耗。由于负载晶体管的输入电容变得更大，这方面可证明越来越优于使用栅极电阻的传统方法。在第一电容C1和第二电容C2具有近似相等电容值的假设下，负载晶体管T1的导通时间ton（对于第一近似，截止时间也是），其可看作相当于第二开关S2需要保持闭合的时间，该导通时间t_on等于电感106和第一电容C1形成的振荡电路的一半振荡时间周期，

应该注意，当振荡时间周期确定负载晶体管T1的导通状态和截止状态（在两个方向上）之间的转变过程时，晶体管T1保持导通或截止期间的实际时间不会因此受到影响，因为其独立于振荡时间周期，并基本上由第二开关S2保持断开期间的时间定义。然而，在结合通过负载晶体管T1的低的源极-漏极电流的快速开关过程中，例如由于负载晶体管T1内的内部电容仍放电，断开过程可延迟，使得当栅极区已经“断开”时负载电流仍流过晶体管T1。

根据各种实施方式的晶体管驱动电路即使当驱动组件（诸如晶体管）需要高的控制区电荷（例如包括栅极区和至少一个漂移控制区），如EGFET或TEDFET，也能在高频下激活它们。换句话说，根据各种实施方式的晶体管驱动电路可被配置为存储或缓冲，并再使用来自晶体管控制区的电荷，使得需要高控制区电荷的晶体管功率高效切换在高频下成为可能。根据各种实施方式的晶体管驱动电路使得可包括外部电容、电感和两个开关，其中开关用于连接外部电容到电源或经由电感连接到晶体管的控制区，其中在外部电容经由电感连接到晶体管控制区的情况下，在由外部电容和电感确定的一半振荡时间周期之后，外部电容通过断开相应开关与晶体管的控制区断开。

再参考图1，第一开关S1和第二开关S2必须这样设计，使得它们能够仅阻断来自电源102的较低的驱动电压U_drive，其可在高达几十伏的范围中，例如为8V或12V。驱动电压U_drive的上限可由累积电介质的最大允许电压给定。另一方面，负载晶体管T1必须具有显著较高的阻断电压，其可例如位于从几百伏例如300V或500V到约1000V以上的范围中。第一开关S1可对于其端子提供单向的阻断能力，因为在第一电容C1上的电压低于或至多等于驱动电压U_drive。换句话说，由于根据各种实施方式的驱动电路100合适操作期间，施加到第一开关S1上的电压保持其极性，第一开关S1可提供单极阻断能力。因此第一开关S1可被配置为低电压MOSFET（金属氧化物半导体场效应晶体管）。在驱动电压U_drive可跌至其额定值以下的情况下，例如当根据各种实施方式的驱动电路100断电或从电网断开时，如果其实现为MOSFET，则第一电容C1可通过第一开关S1的体二极管放电。

第二开关S2需要被设计为提供双向阻断能力，因为在每次第二开关S2已经再次闭合和断开以后，施加到第二开关S2上的电压，即第一电容C1和第二电容C2之间的电位差交替，因为每次在第二开关S2已经再次闭合和断开以后，第一电容C1和第二电容C2之间的电位在较高和较低电位之间交替。

图2中示出了根据各种实施方式的晶体管驱动电路200。根据各种实施方式的驱动电路200非常类似于图1示出的驱动电路100，因此相同的参考标号将用于相同组件。图2示出的电路可看作提供了图1示出的，根据各种实施方式的驱动电路100的第一开关S1和第二开关S2的一个可能实现的更详细说明。在该示例性实施方式中，第一开关S1实现为增强型n沟道MOSFET（NMOSFET），其漏极连接到电源102，且其源极连接到第二开关S2的一个端子和第一电容C1的一侧。如上面已提到的，第一开关S1漏极处的电位对应于电源102提供的电位，并在实际中总是大于（或至多等于）在第一开关S1源极处的电位。第二开关S2包括第一晶体管204和第二晶体管206。在该示例性实施方式中，都包括在第二开关S2中的两个晶体管实现为增强型n沟道MOSFET，其具有有助于降低功率损耗和/或控制努力的公共源极。第一晶体管204的漏极耦接到第一电容C1的一侧和第一开关S1，而第二晶体管206的漏极耦接到电感106。通过两个MOSFET实现第二开关S2，提供了双向阻断能力。如果第一电容C1处的电位高于第二电容C2处的电位，则第一晶体管204可提供阻断。在相反情况下，第二晶体管206可提供阻断能力。如在图1示出的晶体管驱动电路100情况下，负载晶体管T1可以是EGFET或TEDFET，其中其栅极区和漂移控制区彼此并联耦接。在替代实施方式中（未示出），栅极区和至少一个漂移控制区也可由不同的例如同步信号驱动。所有三个MOSFET的栅极耦接到控制器202。控制器202被配置为通过提供合适的栅极电压，导通或截止各晶体管。在图2示出的根据各种实施方式的晶体管驱动电路200的示例性实现中，增强型n沟道MOSFET需要高于由电源102提供的驱动电压U_drive的栅极电压，使得即当驱动电压U_drive（来自电源102或第一电容C1）要提供给具有尽可能小电压降的晶体管T1的控制区时，其完全被激活。因此，可从电源102提取其操作功率的控制器202需要被配置为使得其可提供大于驱动电压U_drive的电压。例如，控制器202可包括装置，例如电荷泵（charge pump），从而将驱动电压U_drive转换成更高（在NMOSFET的情况下）电压或更低（在p沟道MOSFET（PMOSFET）的情况下）电压，其然后可用于驱动第一开关S1和第二开关S2的MOSFET。或者，可替代使用增强型PMOSFET，以避免这种情况。

图2中，除了第一电容C1和第二电容C2之外，还提供了另外的电容208，其可外部设置，即其可不单片集成到负载晶体管T1中。根据具体应用，另外的电容208也可集成到负载晶体管T1中或其封装中，使得可避免提供外部组件的必要性。另外的电容208的一侧或端子可耦接到电感106和晶体管T1的控制区（例如栅极区和一个或多个漂移控制区）之间的电路径上，另外的电容208的另一侧或端子可耦接到参考电位104，例如接地电位。换句话说，另外的电容208可并联耦接到第二电容C2。另外的电容208的电容值可大约为负载晶体管T1完全激活状态中的第二电容C2的电容值。第二电容C2可看作具有可变电容值的动态电容。当晶体管T1处于非导通状态时，其电容值更小，且在晶体管T1导通过程中增加，从而一旦晶体管T1完全激活（即完全导通状态中）就达到其最大值。当第二电容C2可具有降低的电容值时，另外的电容208可通过在充电阶段的开始，作为流向晶体管T1控制区的电荷的缓冲器，而增强从电感106到第二电容C2的能量转移。另外的电容208可防止第二电容C2的电压增加和达到第一电容C1的电压过快，因为这将导致从第一电容C1到负载晶体管T1的控制区的电荷转移过早放缓。另外的电容208可看作为用作启动升压器，其在某种意义上有助于在负载晶体管T1导通阶段中从磁化电感106提取更多的能量。另外的电容208的提供独立于实现第一开关S1和第二开关S2的方式，并可因此也提供在图1示出的晶体管驱动电路100中，或其任何其他实施方式中，例如在下面参考图3和图4描述的实施方式中。

图3中示出了根据各种实施方式的晶体管驱动电路300的另一实现。其基于图2示出的实现，使得相同的参考标号用于相同元件/组件。

图2中示出的实现和图3中示出的实现之间的主要差异是，根据图3中示出的各种实施方式的驱动电路300实现中的第一开关S1和第二开关S2每个仅包括一个晶体管，其在此情况下为n沟道JFET。图3中示出的实现可看作对称的，因为用作开关的每个JFET可提供双向或双极性阻断能力，即与其漏极和源极之间施加的电压极性无关的阻断能力。图3中的晶体管驱动电路300的实现中每个JFET可被配置为使得其允许至少电源102提供的驱动电压U_drive相应地为其栅极和源极或漏极之间的可容忍夹断电压（pinch-off voltage）。

如果电压施加到第一JFET S1的栅极G1，使得栅极电压和驱动电压U_drive之间的差小于夹断电压，则第一JFET S1导通，且第一电容C1可由电源102充电。当第一JFET S1呈现为非导通时，提供给其栅极G1的电压必须降低为例如参考电位104，例如接地电位。这同样适用于图3中示出的驱动电路300的实施方式中的第二JFET S2的功能。因为第一JFET S1和第二JFET S2相对于它们的阻断能力是对称的，当它们的栅极电位降低到参考电位时，无论它们的漏极和源极之间施加的电压极性，它们都呈现为非导通。可考虑到JFET必须设计为仅用于阻断驱动电压U_drive范围中的电压，其一般在几十伏的范围内，例如在约5V与约20V或30V之间的范围中，来提供这样的双极阻断能力。或者，可使用耗尽型PMOSFET和/或NMOSFET，而不是JFET。

可证明，在负载晶体管T1导通和截止期间，对负载晶体管T1的内在安全和其负载电压的故障安全阻断是有利的，关于采用电压的以下条件满足：

∣U_pinch-off∣＜U_{min_controller}＜U_{T1_operational}，

其中U_pinch-off表示JFET的夹断电压，U_{min_controller}表示控制器202的最小操作电压，而U_{T1_operational}表示目标电压，当其将呈现为导通时，该目标电压需要施加到晶体管T1的控制端子上。

当晶体管T1被激活时，电源102导通，且驱动电压U_drive增加。图3中第一JFET S1和第二JFET S2导通。因此，驱动电压U_drive直接施加到负载晶体管T1的控制端子。其后不久，控制器202的操作电压达到U_{min_controller}，而控制器202开始操作，即控制器202通电。控制器202已经开始操作后，其将施加到第一JFET S1栅极G1上的电位和施加到第二JFET S2栅极G2上的两个电位拉到参考电位，例如接地电位，且因此JFET呈现为非导通，因为它们的夹断电压模量小于控制器202的操作电压。换句话说，JFET的栅极和它们源极端子之间的电位差超过它们的夹断电压，其导致JFET呈现为非导通。然而，在该点上负载晶体管T1控制端子处的电压还未达到导通负载晶体管T1所需的目标值。因此，晶体管T1仍未导通。该程序确保在控制晶体管T1的驱动电路300的通电过程中任何时候，决不会有不可控的高电压施加到其控制端子上。当驱动电路300断开（仅以相反次序）时，该相同程序也可沿行。以这种方式，负载晶体管T1和/或连接到那里的负载可防止劣化或损伤的情况，其中已经很高的电压存在于晶体管T1的负载侧端子，且由于控制器202仍未完全可操作，负载晶体管T1以不可控方式导通。

作为替代或除了刚才描述的安全通电和断电程序，负载晶体管T1的控制端子在通电和/或断电阶段中，可经由控制器202连接到参考电位。该措施可在晶体管T1的控制端子处提供定义明确的电位，并在通电阶段的开始和/或其断电阶段的结束中，可靠地保持晶体管T1在非导通状态。根据各种实施方式，通电阶段和断电阶段分别指负载晶体管T1可通电和/或负载可连接到电网期间的阶段，以及其中负载晶体管T1可断电和/或负载可与电网断开的阶段。一旦其已经通电，这两个阶段可与负载晶体管T1的正常导通/断开过程区分。出于这个原因，控制器202可具有耦接到第二开关S2和电感106之间电路径上的端子，该电路径在图3中由虚线指示。然而，该连接节点可沿朝向晶体管T1的线向下移动，且例如也连接到电感106和负载晶体管T1之间的电路径上。晶体管T1的栅极端子到参考电位的连接可由控制器202本身控制和执行，或可由控制器202控制并通过外部开关（图3中未示出）实现，该外部开关由控制器202控制。额外路径（图3中虚线）也可提供在图2示出的驱动电路200的实施方式中，因为其独立于第一开关S1和第二开关S2的实际技术实现。

应该注意，负载晶体管T1可用可施加安全通电和断电程序的任何其他等效栅极控制器件替换，例如绝缘栅双极晶体管（IGBT）、功率MOSFET、栅极关断晶闸管（GTO晶闸管）或MOS控制晶闸管（MCT）。

控制器202也可被配置为使用耦接到第二开关S2和电感106之间电路径（图3中虚线指示）的端子，以例如当晶体管T1保持导通很长时间时，使晶体管T1的控制区再充电到它们的预设值，且泄漏电流可降低初始提供给其控制区的电荷，这可导致晶体管T1的导通状态电阻的微小增加（但仍然是不想要的）。

如已提到的，第二电容C2可表示栅极电容和漂移控制区电容。为了有可能准确设置定义第一电容C1和第二电容C2之间电荷来回转移的持续时间的谐振频率，额外电容（例如图2中示出的另外的电容208）可提供在根据各种实施方式的驱动电路中。额外电容可用于减缓晶体管T1的开关特性（例如导通过程和/或截止过程），其可例如增加器件的EMI兼容性。额外电容可以以外部电容的形式提供，如关于图2中示出的另外的电容208已描述的。然而，额外电容也可（额外或替代地）提供为内部电容，其可单片集成到晶体管T1中。添加并联耦接到（固有的）第二电容C2上的额外电容可导致第二电容C2的电容特性（即电荷和电压之间的关系）变得更线性，并因此更加可预测。此外，通过实现并联到第二电容C2上的额外电容，如果由形成的可外部提供（即不包括单片集成到晶体管T1中）的总电容大于晶体管T1的栅极区和/或漂移控制区电容，则可结合不同大小和不同导通电阻的负载晶体管T1来使用根据各种实施方式的晶体管驱动电路，而不需要单独的调整，如调整驱动电路的尺寸。

第一电容C1和/或电感106也可至少部分地单片集成到负载晶体管T1中。考虑到到电感106和从电感106的连接路径是负载晶体管T1的一部分，不管怎样，负载晶体管T1的部分单片集成可固有地存在于根据各种实施方式的驱动电路中。也可证明，在负载晶体管T1中单片实现第一开关S1和第二开关S2是有利的。半导体组件如EGFET和TEDFET包括横向和垂直隔离区（由于它们的固有结构），例如横向和垂直电介质隔离区。因此，至少一个开关例如至少一个n沟道JFET可在仅具有一些（额外）光刻层的负载晶体管T1的制造期间制造。在EGFET器件中，二极管必须提供在最靠近漏极的漂移控制区的端部与漏极电极之间。二极管的阳极通常连接到漏极端子，从而提供泄漏电流（电子）到晶体管非导通状态的漏极端子上的电路径。该泄漏电流二极管也可单片实现于负载晶体管T1的半导体基板中。

图4中示出了根据各种实施方式的晶体管驱动电路400的又一实现。其基于图3中示出的实现，使得相同参考标号用于相同元件。

根据各种实施方式的驱动电路400类似于图3中示出的根据各种实施方式的驱动电路300。关于这方面，第二开关S2和电感106的输出之间的电路径改变，在这个意义上，控制器202耦接到第三开关S3的控制端子，该第三开关S3耦接在参考电位104（例如接地电位）与电感106和负载晶体管T1控制端子之间的电路径之间。在其功能中，第三开关S3相当于关于图3已经存在和讨论的解决方案，控制器202可控制第三开关S3，从而连接负载晶体管T1的控制端子到参考电位104上，以及从参考电位104断开的负载晶体管T1的控制端子。到参考电位的这种电路径可用于提供空穴（hole）形式的泄漏电流的电路径，其从非导通状态（或阻断状态）的负载晶体管T1的控制端子到参考电位104。如已提到的，该路径也可在负载晶体管T1的通电阶段和断电阶段期间，用于连接第二电容到参考电位104，从而防止在其栅极端子处的不可控高压。第三开关S3与负载晶体管T1的控制端子之间的连接节点可沿远离晶体管T1的线向上移动，例如而不是连接到电感106和第二开关S2之间的电路径。换句话说，图3中虚线表示的电路径的位置和图4中通过第三开关S3引导的电路径表示的电路径的位置可彼此交换。第三开关S3也可单片集成到负载晶体管T1中。

图4中示出的第三开关S3可与第二开关S2同时开关。在第二电容C2已放电以后第二开关S2一断开使得负载晶体管T1处于非导通状态，则第三开关S3闭合，即呈现为导通。当负载晶体管T1处于导通状态时，第二开关S2和第三开关S3两个都断开，即非导通。通过这两种情况的比较，可看出第三开关S3的开关方案不对应于第二开关S2开关方案的简单反转。第三开关S3中的体二极管可用于防止负载晶体管的控制端子处电压下降到参考电位104例如接地电位以下。

第一开关S1和第三开关S3可用于分别设置或定义第一电容C1和第二电容C2处的电位，以及补偿开关的开关方案中时序的小偏差。由于第一开关S1和/或第二开关S2接通或断开的时间稍微偏离预设值、即当第一开关S1和/或第二开关S2保持接通或断开稍微过长或稍微过短时的干扰的累积可得以有效防止。当晶体管T1处于非导通状态时，第一开关S1可闭合，从而第一电容C1再充电到驱动电压U_drive，并例如因此在开关切换期间补偿可能的泄漏电流或损耗，这可导致第一电容C1上降低的电压（相对于驱动电压U_drive）。当负载晶体管T1处于非导通状态时，第三开关S3可用于使第二电容C2放电，并因此在负载晶体管T1下一次开关之前第二电容C2上产生定义明确的电位，其例如可对应于参考电位。换句话说，在最迟负载晶体管T1每个开关周期之后，由于各开关已经接通或断开过短或过长时间，或由于泄漏电流或任何其他可能原因导致的第一电容C1和/或第二电容C2上的过高或过低电位可被校正，并从而允许负载晶体管T1稳定和持续可控的操作。

在图4中示出的晶体管驱动电路400的实施方式中，示出了进一步的可选修改例，其可在图1至图3中示出的所有其他实施方式中实现。根据各种实施方式的晶体管驱动电路400包括二极管402，其中其阴极可耦接到第一开关S1和第二电容C1之间的电路径，而其阳极可耦接到参考电位104，例如接地电位。换句话说，二极管402可相对于第一电容C1以反平行配置耦接，以提供续流（free-wheeling）路径。二极管402可作为电压限制元件，在这个意义上，其可将跨第一电容C1的负电压的累积限制为例如通常为0.7V的正向电压（在二极管402是硅pn二极管的情况下）。这可防止第一电容C1受损坏，因为以相反极性连接一些类型的电容器例如电解电容器可易于损坏它们。在没有续流二极管402的情况下，如果第二开关S2保持闭合不超过电感106和第一电容C1控制的一半振荡时间周期的时间，则负电压可在第一电容C1上累积。此外，通过提供续流二极管402，在当跨第一电容C1的电压（一闭合第二开关S2，例如在驱动电压U_drive开始的该电压已稳步降低）等于跨第二电容C2的电压（一闭合第二开关S2，例如在参考电位开始的该电压已稳步增加）时的时间点之后，由对第二电容C2充电的磁化电感106驱动的电流可以较慢的速率（与当二极管402缺失时的情况相比）降低。

应该注意，晶体管驱动电路可类似地施加到其他负载开关，例如场板晶体管，其中场板和栅极可具有相同电位。

根据各种实施方式的晶体管驱动电路也可用于驱动TEDFET，其中TEDFET栅极可以以传统方式驱动（例如，使用驱动电路和栅极电阻），而漂移控制区可通过图1至图4示出的根据各种实施方式的晶体管驱动电路而驱动。在这种情况下，当TEDFET处于导通状态时，漂移控制区可充电直到这样的电压，该电压对应于使漂移控制区与漂移区分离的电介质层的击穿电压。当TEDFET处于非导通状态时，仅小的剩余电位存在于漂移控制区，该剩余电位可对应于源电位，以使得TEDFET的阻断能力不降低。与另外具有相同结构但其漂移控制区以传统方式充电的TEDFET相比（即以栅极传统充电的上面概述的方式），TEDFET的最小导通电阻可以以近1/3的因数降低。在该点上可提及，在其开关过程中需要提供给EGFET控制区的控制电流可具有约100A的电流峰值，其与当其导通时由EGFET导通的负载电流的大小是可比较的。通过使用根据各种实施方式的晶体管驱动电路，该高控制电流可存储在作为电荷缓冲器的电容中，并因此不需要在每个开关周期中从电源提供，这至少相对于根据各种实施方式的晶体管驱动电路的总体功耗是有利的。

根据晶体管驱动电路的各种进一步实施方式，施加到导通状态的驱动晶体管T1的控制端子的电压大小可通过调整驱动电压U_drive而调制。在这样的方案中，控制器202可连接到固定或恒定的电源，而不是连接到可变或波动的驱动电压U_drive（如图2至图4中示出，当控制器202连接到电源102输出上时可从其提取操作电压）。换句话说，控制器202可具有固定操作电压，其可用于提供可变大小的驱动电压到负载晶体管T1的控制端子，例如到TEDFET的栅极区和/或漂移控制区。

应该注意，多以一个的负载晶体管T1，例如2个、5个、12个或24个或任何其他合适量的负载晶体管可并联耦接，并由根据各种实施方式的单一晶体管驱动电路驱动。并联耦接的多个负载晶体管的控制端子可以都并联耦接到电感106，且它们可都共享一个另外的电容208（见图2）。并联耦接的多个负载晶体管的源极和漏极可彼此耦接，或可分别形成为一个公共的源极区和/或一个公共的漏极区。

图5A和图5B示出在根据各种实施方式的晶体管驱动电路中负载晶体管T1的示例性开关过程中负载晶体管T1的示例性控制电压和示例性漏极电压。在图5A的示图500中，示出了可施加到负载晶体管T1的栅极区和/或漂移控制区的控制电压508，y轴表示栅极电压508的电压大小。在图5B的示图502中，示出了漏极电压510，y轴506以伏特表示漏极电压508的大小。两个示图共用同一x轴504，其以微秒表示时间。

在示图中标出三个不同的阶段：第一阶段512、第二阶段514和第三阶段516。在第二开关S2闭合期间的第一阶段512可对应于负载晶体管T1的导通阶段。在第一阶段512中，来自第一电容C1的电荷可转移到负载晶体管T1的一个或多个控制区（例如到其栅极区和/或漂移控制区）。然而，其可看出，直到栅极电压508在时间t1已达到约3.8V（根据一个实施方式的示例性值），负载晶体管T1的电阻才会显著下降。直到时间t1，栅极源极电容充电，且晶体管T1保持断开。一旦栅极源极电容在约时间t1充电，则漏极源极电阻下降到忽略不计的值，同时米勒电容（Miller capacitance）放电。米勒电容的放电反映在时间t1开始并此后不久结束的控制电压508的平稳阶段中。在第二开关S2已闭合之后的约4微秒，负载晶体管T1的源极和漏极之间的路径电阻减小到忽略不计的值。这种情况相当于负载晶体管T1完全接通（即导通）。负载晶体管T1的电阻降直接反映在第一阶段512时间t1附近从400V降至忽略不计的约0V值的漏极电压510中。在栅极电压508已达到其8V（根据一个实施方式的示例值）的目标值之后不久，第二开关S2断开。该事件标志着第二阶段514的开始，在该期间第二开关S2保持断开（即非导通），且在该期间负载晶体管T1保持导通。在第二阶段514结束时，第二开关S2再次闭合，使得负载晶体管T1的控制区可放电到第一电容C1。然而，在第三阶段516中，与第一阶段512类似，直到栅极电压时间T2时已降至约3.8V，负载晶体管才会断开。在第三阶段516结束时，第二开关S2可再次断开，以负载晶体管T1保持截止状态。此外，在第三阶段516结束时，第三开关S3可闭合（在第三开关S3提供给根据各种实施方式的晶体管驱动电路的情况下），以使第二电容C2完全放电。这可保证第二电容C2的电位定义明确，并等于参考电位104，例如接地电位。同时第一开关S1可闭合，以确保跨第一电容C1的电压等于驱动电压U_drive。

一般地，使用根据各种实施方式的晶体管驱动电路，可实现从几赫兹到几十千赫（例如20kHz）的开关频率。根据晶体管驱动电路的各种实施方式，第一电容C1可具有几十纳法范围内的电容值，例如20nF。电感106可具有几微亨（例如10μH）和几十毫亨（例如50mH）或甚至几百毫亨（例如100mH）之间范围内的电感值。电感值可显著大于晶体管驱动电路的总体寄生电感。

图6中示出了可与根据各种实施方式的驱动电路一起使用的示例性开关方法600。提出的开关方法600是基于负载晶体管T1截止并且用作负载晶体管T1的控制区电荷库的第一电容C1完全充电、即跨第一电容C1的电压等于电源102提供的驱动电压U_drive的假设。此外，在提供了第三开关S3（或类似于控制器提供的功能，如图3中示出）的情况下，假设在负载晶体管T1要导通之前不久，或最迟负载晶体管T1要导通时，开关S3断开，使得负载晶体管T1的控制端子与参考电位104断开。

在第一步骤602中，第二开关S2可闭合，以对负载晶体管T1的一个或多个控制区（如栅极和/或一个或多个漂移控制区）充电。在负载晶体管T1的导通过程中，第二开关S2可保持闭合近似等于电感106和第一电容C1形成的振荡电路的一半振荡时间周期的一段时间。

在负载晶体管T1已经导通以后，第二开关S2可断开，并在第二步骤604保持断开，以保持负载晶体管T1导通（即处于导通状态）。在该步骤中，负载晶体管T1的栅极可以主要在长的导通时间过程中，例如经由由图3中虚线指示的第二开关S2和电感106之间的电路径，可选地连接到补偿泄漏电流的驱动电压。

在第三步骤606中，第二开关S2可闭合，以使负载晶体管的一个或多个控制区放电。第三步骤606可看作包括第一步骤602的反转过程。

在第四步骤608中，在先前步骤中负载晶体管T1已截止之后，第一开关S1可闭合从而确保跨第一电容C1的电压等于驱动电压U_drive。控制器202可被配置为采样跨第一电容C1的电压，以评估第一开关S1需要闭合的时间，以使充电时间足以使第一电容C1达到其目标电压（其等于驱动电压U_drive）。然而，在该步骤，第一开关S1可闭合标准的一段时间，在统计学上大量案例中其足以使第一电容C1达到其目标值。

在第五步骤610中，第三开关S3（如果提供在根据各种实施方式的晶体管驱动电路中）可闭合，从而确保负载晶体管T1的一个或多个控制区完全放电。

在根据第五步骤610的过程已执行以后，负载晶体管T1处于这样的状态，其在执行根据各种实施方式的开关方法600之前。应该注意，第四步骤608和第五步骤610可彼此互换或同时发生。换句话说，只要第二开关S2在负载晶体管T1截止状态期间闭合，就与其他开关（即第一开关S1和第三开关S3）中的哪个首先接通和/或首先断开无关。然而，如上所述，在根据各种实施方式的开关方法600示出的下一个开关过程开始之前，第一开关S1和第三开关S3两个可能都需要断开。

根据各种实施方式，提供了一种晶体管驱动电路。该驱动电路可包括：晶体管，其包括控制端子；电容；第一开关和电源，其中第一开关可耦接在电源和电容第一端子之间；第二开关和电感，它们可串联耦接在电容的第一端子和晶体管的控制端子之间。

根据晶体管驱动电路的各种其他实施方式，晶体管的控制端子可耦接到晶体管的栅极。

根据晶体管驱动电路的各种其他实施方式，晶体管的控制端子可耦接到晶体管的漂移控制区。

根据晶体管驱动电路的各种其他实施方式，晶体管的栅极和漂移控制区可并联耦接到晶体管的控制端子。

根据晶体管驱动电路的各种其他实施方式，晶体管的栅极和漂移控制区可形成为一个区域。

根据晶体管驱动电路的各种其他实施方式，晶体管可包括内部电容，该内部电容由晶体管的栅极和至少一个漂移控制区形成。

根据晶体管驱动电路的各种其他实施方式，电感和电容可定义振荡时间周期。

根据晶体管驱动电路的各种其他实施方式，第一开关可包括第一晶体管。

根据晶体管驱动电路的各种其他实施方式，第一晶体管可被配置为能够阻断一个极性的电压。

根据晶体管驱动电路的各种其他实施方式，第一晶体管可被配置为MOSFET或JFET。

根据晶体管驱动电路的各种其他实施方式，第二开关可包括至少一个第二晶体管。

根据晶体管驱动电路的各种其他实施方式，第二开关可被配置为能够阻断两个极性的电压。

根据晶体管驱动电路的各种其他实施方式，第二开关可被配置为JFET。

根据晶体管驱动电路的各种其他实施方式，第二开关包括串联耦接的两个MOSFET，其中MOSFET的漏极或源极互相耦接。

根据晶体管驱动电路的各种其他实施方式，第一开关可包括第一晶体管，而第二开关可包括至少一个第二晶体管，以及第一晶体管和至少一个第二晶体管的阻断电压可至少等于或大于电源供应的电压。

根据晶体管驱动电路的各种其他实施方式，第一开关可包括第一晶体管，而第二开关可包括至少一个第二晶体管，第一晶体管和至少一个第二晶体管可单片集成到一个基板中。

根据晶体管驱动电路的各种其他实施方式，晶体管和至少一部分电感可单片集成到一个基板上。

根据晶体管驱动电路的各种其他实施方式，晶体管和至少一部分电容可单片集成到一个基板上。

根据各种其他实施方式，晶体管驱动电路可进一步包括控制器，其被配置为控制第一开关和第二开关的操作。

根据晶体管驱动电路的各种其他实施方式，控制器可被配置为，当晶体管将要导通且电容未完全充电到预设电压时，闭合第一开关和第二开关。

根据晶体管驱动电路的各种其他实施方式，控制器可被配置为，当晶体管将要导通且电容基本完全充电到预设值时，闭合第二开关。

根据晶体管驱动电路的各种其他实施方式，控制器可被配置为在第二开关保持断开的间隔期间闭合第一开关。

根据晶体管驱动电路的各种其他实施方式，控制器可被配置为，当晶体管将要导通时，闭合第二开关对应于一半振荡时间周期的一段时间，该振荡时间周期由电感和电容定义。

根据晶体管驱动电路的各种其他实施方式，控制器可被配置为，当晶体管将要截止时，闭合第二开关对应于一半振荡时间周期的一段时间，该振荡时间周期由电感和电容定义。

根据晶体管驱动电路的各种其他实施方式，晶体管的控制端子可控地耦接到参考电位，并且控制器可被配置为，当晶体管处于非导通状态时，建立晶体管的控制端子到参考电位之间的电连接。

根据各种其他实施方式，晶体管驱动电路可进一步包括辅助电容，其可并联耦接到晶体管的内部电容。

根据晶体管驱动电路的各种其他实施方式，辅助电容的电容值可至少等于内部电容的电容值。

根据各种其他实施方式，晶体管可用栅极控制器件替换，如绝缘栅双极晶体管（IGBT）、功率MOSFET、栅极关断晶闸管（GTO晶闸管）或MOS控制晶闸管（MCT）。

根据各种其他实施方式，晶体管驱动电路可进一步包括二极管，该二极管并联耦接到电容，其中二极管的阴极可耦接到第一开关和第二开关之间的电路径上，而二极管的阳极耦接到参考电位。

根据各种其他实施方式，提供了一种晶体管控制电路。该控制电路可包括：负载晶体管，其具有控制端子，该负载晶体管可包括栅极区和/或至少一个漂移控制区；电容器；第一控制晶体管；电源，其中第一控制晶体管耦接在电源和电容器的第一端子之间；第二控制晶体管；电感器，其中第二控制晶体管和电感器串联耦接在电容器的第一端子和负载晶体管的控制端子之间。

虽然已参考具体实施方式具体示出和描述本发明，但本领域技术人员应该理解，在不背离所附权利要求定义的本发明精神和保护范围情况下，可以在其中做出形式和细节上的各种变化。本发明的保护范围因此由所附权利要求指示，且因此旨在包括权利要求的等价物的含义和范围内的所有变化。

Claims

1.一种晶体管驱动电路，包括：

晶体管，所述晶体管包括控制端子；

第一电容；

第一开关和电源，其中所述第一开关耦接在所述电源和所述第一电容的第一端子之间；

第二开关和电感，所述第二开关和所述电感串联耦接在所述第一电容的第一端子和所述晶体管的控制端子之间，

其中，所述晶体管包括内部电容，所述内部电容由所述晶体管的栅极和至少一个漂移控制区形成，

所述晶体管驱动电路还包括：辅助电容，并联耦接到所述晶体管的所述内部电容并用于减缓所述晶体管的开关特性；

第三开关，耦接在参考电位与所述电感和所述晶体管的控制端子之间的电路径之间，以当所述晶体管处于非导通状态时，使所述内部电容放电，并因此在所述晶体管进行下一次开关之前使所述内部电容产生定义明确的电位。

2.根据权利要求1所述的晶体管驱动电路，

其中，所述晶体管的控制端子耦接到所述晶体管的栅极。

3.根据权利要求1所述的晶体管驱动电路，

其中，所述晶体管的控制端子耦接到所述晶体管的至少一个漂移控制区。

4.根据权利要求2所述的晶体管驱动电路，

其中，所述晶体管的栅极和至少一个漂移控制区并联耦接到所述晶体管的控制端子。

5.根据权利要求1所述的晶体管驱动电路，

其中，所述电感和所述第一电容定义振荡时间周期。

6.根据权利要求1所述的晶体管驱动电路，

其中，所述第一开关包括第一晶体管。

7.根据权利要求6所述的晶体管驱动电路，

其中，所述第一晶体管被配置为能够阻断一个极性的电压。

8.根据权利要求1所述的晶体管驱动电路，

其中，所述第二开关包括至少一个第二晶体管。

9.根据权利要求8所述的晶体管驱动电路，

其中，所述第二开关被配置为能够阻断两个极性的电压。

10.根据权利要求8所述的晶体管驱动电路，

其中，所述第二开关被配置为JFET。

11.根据权利要求8所述的晶体管驱动电路，

其中，所述第二开关包括串联耦接的两个MOSFET，其中所述两个MOSFET的漏极或源极互相耦接。

12.根据权利要求1所述的晶体管驱动电路，

其中，所述第一开关包括第一晶体管，并且所述第二开关包括至少一个第二晶体管；以及

其中，所述第一晶体管和所述至少一个第二晶体管的阻断电压等于或大于所述电源供应的电压。

13.根据权利要求1所述的晶体管驱动电路，

其中，所述晶体管、所述第一晶体管和所述至少一个第二晶体管单片集成到一个基板中。

14.根据权利要求1所述的晶体管驱动电路，进一步包括：

控制器，被配置为控制所述第一开关和所述第二开关的操作。

15.根据权利要求14所述的晶体管驱动电路，

其中，所述控制器被配置为，当所述晶体管将被导通且所述第一电容未完全充电到预设值时，闭合所述第一开关和所述第二开关。

16.根据权利要求14所述的晶体管驱动电路，

其中，所述控制器被配置为，当所述晶体管要被导通且所述第一电容完全充电到预设值时，闭合所述第二开关。

17.根据权利要求14所述的晶体管驱动电路，

其中，所述控制器被配置为在所述第二开关保持断开的间隔期间闭合所述第一开关。

18.根据权利要求14所述的晶体管驱动电路，

其中，所述控制器被配置为，当所述晶体管要被导通时，闭合所述第二开关与振荡时间周期的一半相对应的一段时间，所述振荡时间周期由所述电感和所述第一电容定义。

19.根据权利要求14所述的晶体管驱动电路，

其中，所述控制器被配置为，当所述晶体管要被截止时，闭合所述第二开关与振荡时间周期的一半相对应的一段时间，所述振荡时间周期由所述电感和所述第一电容定义。

20.根据权利要求14所述的晶体管驱动电路，

其中，所述晶体管的控制端子可控地耦接到参考电位；以及

其中，所述控制器被配置为，当所述晶体管处于非导通状态时，建立所述晶体管的控制端子到所述参考电位之间的电连接。

21.根据权利要求1所述的晶体管驱动电路，

其中，所述辅助电容的电容值等于所述内部电容的电容值。

22.根据权利要求1所述的晶体管驱动电路，进一步包括：

二极管，并联耦接到所述第一电容，其中，所述二极管的阴极耦接到所述第一开关和所述第二开关之间的电路径，并且所述二极管的阳极耦接到参考电位。

23.一种晶体管控制电路，包括：

负载晶体管，包括控制端子，所述负载晶体管包括栅极区和至少一个漂移控制区；

电容器；

第一控制晶体管；

电源，其中所述第一控制晶体管耦接在所述电源和所述电容器的第一端子之间；

第二控制晶体管；

电感器，其中所述第二控制晶体管和所述电感器串联耦接在所述电容器的第一端子和所述负载晶体管的控制端子之间，

其中，所述负载晶体管包括内部电容，所述内部电容由所述负载晶体管的栅极区和至少一个漂移控制区形成，

所述晶体管控制电路还包括：辅助电容，并联耦接到所述负载晶体管的所述内部电容并用于减缓所述负载晶体管的开关特性；

第三开关，耦接在参考电位与所述电感器和所述负载晶体管的控制端子之间的电路径之间，以当所述负载晶体管处于非导通状态时，使所述内部电容放电，并因此在所述负载晶体管进行下一次开关之前使所述内部电容产生定义明确的电位。