CN103513175A - 预烧板、系统及方法 - Google Patents

Abstract

本发明公开了一种用于帮助包括集成电路的预烧板的使用的系统、方法以及设备。设备可包括一预烧板以及连接至预烧板的多个集成电路。每个集成电路可被设计成用于至少：连接至待受到一预烧过程的多个组件；接收至少一信号，用于在预烧过程期间测试多个组件；以及传输至少一信号至多个组件的每一个。本发明亦公开了对应的系统及方法。

Description

预烧板、系统及方法

技术领域

本发明的实施示范例一般是有关于改良的预烧(burn in)板，且特别是有关于包括一个或多个集成电路的预烧板。

背景技术

硬件组件的测试的常见作法涉及被称为预烧的过程。预烧过程的目的是使组件遭受到应力测试以确认那些不良的组件。在多数个实例中，组件可能受到比它们一般地在操作期间会经历的来得较高或更多持续的电压。这种预烧过程通常实施于具有提升的温度的环境(例如预烧炉)中。

为了使组件遭受一预烧过程，可将组件连接至一预烧测试系统。预烧测试系统可包括一常常与预烧炉相关的预烧机器，以及一预烧板。预烧板可允许多个组件同时被连接并遭受到预烧过程。预烧机器接着可提供并接收来自包括连接组件的预烧板的一个或多个信号。

图1显示一已知的预烧测试系统100的概要设计，预烧测试系统100包括一预烧机器105(例如由一驱动板及一比较器板等组成)以及一预烧板110。虽然没有所有的连接组件都显示于图1中，但预烧板110包括多个连接组件115(如矩形或点所表示的)。组件115可能被排列成一连串的行与列，每个组件115代表一待测装置(DUT)。

如图1所示，预烧机器105可透过至少一个或更多个时钟脉冲通道(CLK)130、一个或多个扫描通道(SCAN)132以及一个或多个输入/输出通道(I/O)134提供信号至预烧板110。时钟脉冲信号可能连接至每行的末端上的一组件115。接收时钟脉冲信号的组件115接着可将时钟脉冲信号传送至同一行的其他组件115。相似地，输入/输出信号的一子集合可能连接至每列的末端上的一组件115。然后，接收输入/输出信号的组件115可将输入/输出信号传送至同一列的其他组件115。此外，可将一扫描信号传送至每行的末端上的一组件115。接收扫描信号的组件115接着可将扫描信号传送至同一行的其他组件115。

由于通过图1的已知的预烧测试系统100中的组件115的高度的信号共享(亦即，时钟脉冲信号、扫描信号，以及输入/输出信号的信号共享)，系统100可能蒙受到不必要地增加的上升时间(T_R)及下降时间(T_F)。此外，信号可能受高电平的噪声影响。因此，已知的预烧测试系统100可能经历确认组件115的输出数据的困难度。再者，可能降低组件115的备妥/忙碌信号的轮询效率。预烧测试系统100的输出亦可被减少，因而导致预烧过程的成本增加。

因此，吾人可能期待提供改良的预烧板、系统以及用于使组件遭受一预烧过程的方法，其克服至少某些已知技术的上述与其他缺点以及缺陷。

发明内容

于此提供用于帮助包括集成电路的预烧板的使用的系统、方法、设备以及计算机程序产品。在一实施示范例中，提供一种设备。此设备可包括一预烧板以及一个或多个连接至预烧板的集成电路。每个集成电路可被设计成用于至少：连接至待受到一预烧过程的多个组件；接收至少一信号，用于在预烧过程期间测试多个组件；以及传输至少一信号至多个组件的每一个。集成电路可能更进一步被设计成用于：接收来自多个组件的每一个的输出数据；比较来自多个组件的每一个的输出数据与期待被读取的数据；以及传输比较的一结果。此外，集成电路可被设计成用于：传输待写入的数据至多个组件的每一个；向多个组件的每一个请求备妥状态信息，其中备妥状态信息包括组件是备妥的一指示或组件是忙碌的一指示；以及因应于此请求，接收来自多个组件的每一个的一备妥状态的一指示。

在另一实施示范例中，提供一种用于在室温下执行一预烧过程的方法。此方法可包括接收至少一时钟脉冲信号与至少一输入/输出信号，用于执行预烧过程。此外，此方法可包括通过连接至多个组件的一个或多个集成电路，将至少一时钟脉冲信号与至少一输入/输出信号分配至多个组件。此方法可更包括接收来自多个组件的每一个的一输出反应。此方法亦可包括比较来自多个组件的每一个的输出反应的输出数据与期待被读取的数据；以及传送比较的一结果。此外，此方法可包括传送待写入的数据至多个组件的每一个；向多个组件的每一个请求备妥状态信息，其中备妥状态信息包括组件是备妥的一指示或组件是忙碌的一指示；以及因应于此请求，接收来自多个组件的每一个的一备妥状态的一指示。

在又另一实施示范例中，提供一种系统。此系统可包括一预烧机器与一预烧板。预烧板可包括多个组件连接；以及一个或多个集成电路。每个集成电路可能与多个组件连接的一子集合相关。此系统可更包括连接预烧机器与预烧板的至少一信息通道。至少一信息通道可能选自于由一时钟脉冲通道与一输入/输出通道所构成的群组。一个或多个集成电路的每一个可被设计成用于经由至少一信息连接来接收一个或多个信号，并用于将一个或多个信号分配至与各个集成电路相关的多个组件连接的子集合。

上述概要是仅为了总结某些本发明的实施示范例的目的而提供，以能提供对本发明的某些实施样态的基本理解。因此，吾人将明白上述实施示范例系仅为例子且不应被解释成以任何方法缩小本发明的范畴或精神。吾人将明白本发明的范畴包括许多潜在实施例，除了于此总结的那些以外，其某些将更进一步说明于下。

附图说明

图1是一种已知的预烧测试系统的示意图。

图2是依据本发明的一实施示范例的预烧测试系统的示意图。

图3是显示依据本发明的一实施示范例的通过集成电路将信号分配至一个或多个待测装置的示意图。

图4是显示依据本发明的另一实施示范例的预烧写入测试的某些操作的流程图。

【主要元件符号说明】

100、200：预烧测试系统

105、205、350：预烧机器

110、210、360：预烧板

130、230、320：时钟脉冲通道

132、232：扫描通道

134、234：输入/输出通道

115、215、312、314、316、318：待测装置

220、302、304：集成电路

236：地址通道

322、324、326、328：时钟脉冲连接

330、340：输入/输出信号

332、334、342、344：输入/输出连接

400、402、404、406、408、410、412、414、416、418：操作

具体实施方式

本发明的各种实施示范例的上述摘要与下述详细说明将在与附加图式相关联被读取时可更佳理解。吾人理解到本发明并未受限于所显示的正确配置与手段，且图式未必是按比例绘制。

现在将参考附图更完全地说明本发明的某些实施例于下，于其中显示本发明的某些而非所有实施例。的确，本发明可能以许多不同形式被具体化且不应被解释成受限于于此所提出的实施例；反之，提供这些实施例，以能使这个说明书将满足适合的法律要求。遍及全文，相同的参考数字表示相同的组件。

如于此所使用的，依据各种实施示范例，专门用语″数据″、″内容″、″信息″以及类似的专门用语可能交替使用，以表示能够被传输、接收、显示及/或储存的数据。因此，任何这种专门用语的使用不应被当作限制本说明书的精神与范畴。

专门用语″室温″的使用(如于此所使用的)并未意欲成为限制，且可表示遭受到温度控制的环境而非遭受到大幅提高或降低的温度的区域的温度。举例而言，室温可能是但并未受限于大约20至26℃(68至79°F)，20至30℃(68至86°F)，或15至26℃(59至79℃)的温度。

现在参考图2，其显示依据某些实施示范例的用于帮助包括集成电路的预烧板的使用的一种预烧测试系统200的示意图。吾人将明白到，预烧测试系统200与其他图中的图例每个系被提供作为某些实施例的例子，且不应被解释成以任何方式缩小说明书的范畴或精神。在这点上，除了那些于此所显示与说明的以外，说明书的范畴包括许多潜在实施例。如此，虽然图2显示用于帮助包括集成电路的预烧板的使用的系统的组态的一个例子，但亦可使用许多其他组态来实现本发明的实施例。

在至少某些实施例中，预烧测试系统200可包括一预烧机器205(其可包括驱动板及比较器板等等)以及一预烧板210。预烧板210可包括多个连接组件，其可能被称为在一预烧过程期间待被测试的待测装置(undertesting devices，under test devices，devices under test，devices undertesting)(DUT)215。举例而言，待测装置215可包括存储器组件(例如静态随机存取存储器(SRAM)、同步动态随机存取存储器(SDRAM)、闪存(例如，高容量NOR/NAND闪存)、存储卡(例如高容量安全数码卡(SD)、微SD、小型快闪、固态磁盘(SSD)或任何其他非易失性存储器、记忆卡、存储器模块或其他半导体装置)。在图2中，描绘在预烧板210上的每个矩形或点可表示单一待测装置215。然而，吾人应该明白并非所有连接至预烧板210的待测装置215是被描绘在图2中。在一实施示范例中，预烧板210可包括两百个(200)待测装置215。预烧板210可更包括至少一集成电路220。举例而言，每个集成电路可能被具体化成为一现场可编程门阵列(FPGA)、一复杂可编程逻辑元件(CPLD)及类似的元件等等。在图2的实施示范例中，每一个集成电路220是被表示成一现场可编程门阵列。在一实施示范例中，预烧板210可包括八(8)个集成电路220。

每一个集成电路220可与多个待测装置215连通。举例而言，于一实施例中，每个集成电路220可能连接至二十五(25)个待测装置215。在实施示范例中，每个待测装置215可直接连接至单一集成电路220。亦即，在这些实施例中，没有待测装置215可直接连接至一个以上的集成电路220。

依据各种实施例，预烧机器205可包括各种通道，其与预烧板210相通联，因而与连接的集成电路220和待测装置215相通联。在某些实施例中，预烧机器205可包括下述通道型式的每个或一子集合的至少一通道：时钟脉冲通道(CLK)230、扫描通道(SCAN)232、输入/输出通道(I/O)234以及地址通道(ADD)236。与其如在已知的预烧测试系统中每列或每行直接连接至至少一待测装置215，宁可让各种通道可连接至集成电路220。举例而言，如图2的实施示范例所示，时钟脉冲通道230、扫描通道232以及地址通道236可从预烧机器205连接至每一个集成电路220。于此例子中，输入/输出通道234可分为输入/输出通道234的至少一子集合，且输入/输出通道234的每个子集合可连接至各自的集成电路220。

集成电路220可被设计成用于透过连接的通道230、232、234、236的一个或多个接收及/或传输数据或信号。在实施示范例中，预烧板210的每个集成电路220可被设计成用于将经由各种通道230、232、234、236而接收到的一个或多个信号分配至连接的待测装置215。在这点上，每个集成电路220可作为透过通道230、232、234、236而接收到的信号的一缓冲器。每个集成电路220可更进一步被设计成用于透过一个或多个连接的通道(譬如输入/输出通道234的至少一个)传输信息至预烧机器205。在某些实例中，集成电路220可传输源自集成电路220的信号，而在其他实例中，集成电路220可传输由连接的待测装置215引起的并由连接的待测装置215所接收的信号。

图3显示通过一集成电路将信号分配至一个或多个待测装置的非限制例。吾人应理解到图3的集成电路的数目、连接的待测装置以及通道是仅用于说明一例，及不应被视为限制。图3说明一预烧板360上的两个集成电路302、304，集成电路302、304的每一个被分别连接至两个待测装置312、314以及316、318。在图3中，每个集成电路302、304被连接至源自一预烧机器350的多个时钟脉冲通道320。每个各自的集成电路302、304更进一步连接至源自一预烧机器350的多个输入/输出信号330、340的子集合。集成电路302、304可被设计成用于将一个或多个透过时钟脉冲通道320所接收到的信号以及输入/输出通道330、340分配至连接的待测装置312、314、316、318。集成电路302、304可更进一步被设计成用于从透过输入/输出通道330、340待传输至预烧机器350的连接的待测装置312、314、316、318接收一个或多个信号。在某些实例中，在透过输入/输出通道330、340传送信号至预烧机器350之前，集成电路302、304可处理从待测装置312、314、316、318接收到的信号。

在图3的例子中，集成电路302可被设计成用于经由时钟脉冲连接322、324将经由时钟脉冲通道320所接收到的信号分配至待测装置312、314，并经由输入/输出连接332、334将经由输入/输出通道330所接收到的信号分配至待测装置312、314。此外，集成电路304可被设计成用于经由时钟脉冲连接326、328将经由时钟脉冲通道320所接收到的信号分配至待测装置316、318，并经由输入/输出连接342、344将经由输入/输出通道340所接收到的信号分配至待测装置316、318。在某些实例中，集成电路302可被设计成用于经由输入/输出连接332、334接收来自待测装置312、314的一个或多个信号，且集成电路304可被设计成用于经由输入/输出连接342、344接收来自待测装置316、318的一个或多个信号。在这些实例中，集成电路302、304可被设计成用于将由待测装置312、314、316、318所接收的信号传输至预烧机器350，在处理所接收到的信号之后的某些实例中，是经由输入/输出通道330、340。

回到图2，集成电路220与待测装置215可包括用于帮助一预烧过程的性能的多个组件。在某些实施例中，每个集成电路220可包括逻辑电路及/或一个或多个存储器组件(例如缓存器)。举例而言，存储器组件可被设计成用于储存关于多个连接的待测装置215的信息。依据实施示范例，待测装置215亦可包括一个或多个存储器组件(例如缓存器)。举例而言，待测装置215的一存储器组件可包括用于预烧过程期间的一通过/失败缓存器。在某些实施例中，待测装置215可被设计成用于譬如经由埋入一输入/输出接脚中的一备妥/忙碌连接或经由供备妥/忙碌信号用的一独立接脚来提供一备妥/忙碌信号。

预烧机器205可被设计成用于在一预烧过程的性能期间控制集成电路220。尤其，集成电路220可被设计成用于提供各种操作模式，其可能由预烧机器205所控制。举例而言，集成电路220可包括至少多个模式，用于(1)针对多个连接的待测装置215执行一读取测试；(2)报导对于预烧机器205的读取测试的结果；以及(3)写入/刻录二进制测试码至多个连接的待测装置215。预烧机器205可被设计成用于通过使用透过一个或多个地址通道236而传输的信号来控制集成电路220的模式。

在一读取测试模式期间，预烧机器205可被设计成用于经由输入/输出通道234将待从待测装置215读取的数据传输至集成电路220。集成电路220可被设计成用于从预烧机器205接收待读取的数据。此外，集成电路220可被设计成用于接收来自连接的待测装置215的输出数据。在这些实施例中，集成电路220可被设计成用于比较待读取的数据与输出数据。举例而言，集成电路220可被设计成用于比较待读取数据的任何个别位与接收到的输出数据的相对应位。在待读取数据等于输出数据的一实例中，各个待测装置215的通过/失败缓存器可能表示通过；以及在待读取数据并非等于输出数据的实例中，各个待测装置215的通过/失败缓存器可能表示失败。在某些实施例中，比较结果(例如，通过/失败缓存器的数值)可能由连接至待测装置215的各个集成电路220(例如在一存储器组件中)所储存。

在一读取测试报导模式期间，集成电路220可被设计成用于经由输入/输出通道234传输一信号至预烧机器205，藉以表示是否每个待测装置215通过或未通过读取测试。在这点上，集成电路220可被设计成用于将每个连接的待测装置215的通过/失败缓存器的数值传输至预烧机器205。依据某些实施例，每个集成电路220可传输在储存每一个连接的待测装置215的通过/失败状态的集成电路220上的一个或多个存储器组件的内容。在某些实例中，集成电路220可被设计成用于在传送数据至预烧机器205之前，处理及/或结合(例如经由逻辑电路)来自一个或多个连接的待测装置215的通过/失败数据。

在一种写入/刻录二进制测试码模式期间，预烧机器205可被设计成用于经由输入/输出通道234将待写入/刻录至待测装置215的数据传输至集成电路220。集成电路220可被设计成用于传输待写入/刻录至连接的待测装置215的数据譬如至与各个待测装置215相关的写入/刻录数据缓冲器。在接收待写入/刻录的数据之后，待测装置215可被设计成用于将一个表示待测装置215的备妥/忙碌状态的备妥/忙碌信号传输至连接的集成电路220。预烧机器205可被设计成用于通过使用连接至集成电路220的扫描通道232来检查待测装置215的备妥/忙碌状态。

现在参考图4，显示依据某些实施示范例的一种用于写入/刻录二进制测试码的流程图。在这点上，图4显示可能通过实施示范例的集成电路(例如图2的集成电路220)而执行的操作。在其他实施例中，流程图的各种操作可能通过预烧炉而非集成电路而执行，譬如操作402、406、414及/或416。用于写入/刻录二进制测试码的过程于操作400开始。于操作402，集成电路(例如集成电路220)可输入待写入/刻录的数据(例如使用程序命令、页面地址、程序数据及/等等)。举例而言，集成电路可将由预烧机器(例如预烧机器205)所接收的待写入/刻录的数据(例如二进码)传输至连接至集成电路的多个待测装置(例如，至每个待测装置的写入/刻录数据缓冲器)，例如待测装置215。

于操作404，集成电路(例如集成电路220)可判断每个连接的待测装置(例如待测装置215)是否备妥。在这点上，集成电路可接收表示来自每个连接的待测装置的备妥/忙碌状态的备妥/忙碌信号。在实施示范例中，集成电路可判断所有连接至集成电路的待测装置是否备妥。举例而言，集成电路可被设计成用于将来自所有连接的待测装置(例如经由AND操作)的反应(response)结合成为单一反应。在所有连接的待测装置是备妥的实例中，此过程可继续至操作414。否则，在一个或多个连接的待测装置是忙碌的实例中，此过程可继续至操作406。

于操作406，集成电路(例如集成电路220)可被设计成用于决定是否已到达一预定逾时值。举例而言，集成电路可预先被设计成有或为待写入/刻录的每笔数据(例如数据的页面)指定一最长等待时间。在并未到达逾时值的实例中，此过程可回复至操作404以决定是否所有连接的待测装置(例如待测装置215)现在是备妥。否则，在已到达逾时值的实例中，此过程可继续至操作408。

于操作408，集成电路(例如集成电路220)可被设计成用于在待写入/刻录的特定数据到达预定逾时值之前，为并未到达一备妥状态的每个连接的待测装置(例如待测装置215)使一逾时计数器增加。在这点上，集成电路可包括一个或多个存储器组件(例如缓存器)，用于储存关于每一个连接的待测装置的逾时计算。

于操作410，集成电路(例如集成电路220)可比较每个连接的待测装置(例如待测装置215)的逾时计算与一个容许的最大逾时数。在这点上，集成电路可预先被设计成有或指定在预烧写入测试期间，一特定待测装置可能无法在规定的时间到达一备妥状态的一最大次数。在没有连接的待测装置的逾时计算已到达容许的最大逾时数的实例中，此过程可能继续至操作414。否则，在一个或多个连接的待测装置的逾时计算已到达容许的最大逾时数的实例中，此过程可能继续至操作412。

于操作412，集成电路(例如集成电路220)可被设计成用于禁能一个或多个连接的待测装置(例如待测装置215)，其逾时计算已到达容许的最大逾时数。亦即，对其余的预烧写入测试而言，已逾时可允许次数以上的一个或多个连接的待测装置可能不再被集成电路所测试。在这点上，可避免已逾时最大次数的一个或多个连接的待测装置导致其余的写入/刻录二进制测试码模式(例如，在写入/刻录二进制测试码模式期间待写入/刻录之后来的数据)于操作404下的测试失败。一旦已逾时最大次数的一个或多个连接的待测装置系通过集成电路而禁能时，此过程可继续至操作414。

于操作414，集成电路(例如集成电路220)可决定在写入/刻录二进制测试码模式期间，目前待写入/刻录的数据(例如数据的页面)是否为写入/刻录的最终数据。在写入/刻录二进制测试码模式期间，目前数据并非是待写入/刻录的最终数据的实例中，此过程可回复至操作402用于输入写入/刻录二进制测试码模式的下一数据(例如，页面)。否则，在写入/刻录二进制测试码模式期间，目前数据是待写入/刻录的最终数据的实例中，此过程可能继续至操作416。

于操作416，集成电路(例如集成电路220)可经由扫描通道(例如扫描通道232)接收来自预烧机器(例如预烧机器205)的信号，用于决定写入/刻录二进制测试码模式的结果。在这点上，扫描通道可能用于由集成电路决定相关于每一个连接的待测装置(例如待测装置215)的写入/刻录二进制测试码模式的结果。举例而言，一个或多个扫描通道可能用于选择个别的集成电路，以及一个或多个扫描通道可能用于选择由每个集成电路所控制的连接的待测装置。在某些实施例中，一位的扫描信号可能用于确认哪个区块的集成电路待被控制，而一个或多个额外位的扫描信号可能用于确认此区块的哪个待测装置待被控制。在这点上，一区块可表示由一特定集成电路所控制的多个待测装置。一旦确定了写入/刻录二进制测试码模式的结果，此过程就会于操作418结束。

图4显示依据一实施示范例的系统、方法以及计算机程序产品的流程图。吾人将理解流程图的每个方块以及流程图中的方块的组合可能通过各种装置(例如硬件及/或计算机程序产品，其包括一个或多个具有储存于其上的计算机可读取程序指令的计算机可读取媒体)而实施。举例而言，于此所说明的一个或多个程序可能通过计算机程序产品的计算机程序指令而具体化。在这点上，具体化于此所说明的程序的计算机程序产品，可通过一个或多个存储器装置而储存并通过譬如一处理器而执行。在某些实施例中，包括具体化上述程序的计算机程序产品的计算机程序指令，可通过多个计算装置的存储器装置而储存。如将明白的，任何这种计算机程序产品可能加载至计算机或其他可编程设备上以产生一机器，以使包括执行在计算机或其他可编程设备上的指令的计算机程序产品建立用于执行在流程图方块中所载明的功能的手段。又，计算机程序产品可包括一个或多个计算机可读取存储器，于其上可能储存计算机程序指令，以使一个或多个计算机可读取存储器可以以一种特定方式指挥一计算机或其他可编程设备发生效用，以使计算机程序产品包括实施在流程图方块中所载明的功能的制造的物品。一个或多个计算机程序产品的计算机程序指令亦可加载至一计算机或其他可编程设备之上，用于导致待被执行在计算机或其他可编程设备上以产生一计算机实施过程的一连串的操作，以使执行在计算机或其他可编程设备上的指令实施在流程图方块中所载明的功能。

因此，流程图的方块支持用于执行特定功能的手段的组合。吾人亦将理解流程图的一个或多个方块，以及流程图中的方块的组合可能通过特殊用途硬件式计算机系统(其执行特定功能)，或特殊用途硬件与计算机程序产品的组合而实现。

上述功能可能利用许多方式被实现。举例而言，可能采用执行上述每一个功能的任何适当的手段以实现本发明的实施例。于一实施例中，一适当具体形成的处理器或集成电路可提供所有或一部分的组件。在另一实施例中，所有或一部分的组件可能通过一计算机程序产品而设计，并在计算机程序产品的控制之下运作。用于执行一实施示范例的方法的计算机程序产品包括一计算机可读取储存媒体(例如非挥发性储存媒体)，以及具体化在计算机可读取储存媒体中的计算机可读取程序代码部分(例如一连串的计算机指令)。

本发明的各种实施例提供胜过已知的预烧测试系统的优点。本发明的实施例提供将多个集成电路加至一预烧板，其可能通过使用相当低的成本设备与配件而达成。多个实施例最好是改善输出并降低预烧一个或多个待测装置的成本。其他有利的实施例减少信号(例如时钟脉冲、扫描、地址以及输入/输出信号)的共享及/或重叠的数量，其可能最好是因而减少信号的噪声与上升时间(T_R)及下降时间(T_F)。某些有利的实施例更进一步提供相关于预烧期待组件的改善效率。举例而言，经由集成电路的使用，各种实施例最好是允许改善在一读取测试期间的组件输出的比较，且改善在一预烧写入测试期间轮询备妥/忙碌信号的效率。依据各种有利的实施例，集成电路可能用于扩大信号的数目，并用于处理及/或隔离那些信号。在某些实施例中，上述的方法与设备可能被应用至其他组件测试器与配件(例如，Hifix及载板)。

根据上述说明与相关图式所提供的教导的益处，于此提出的本发明的多数修改与其他实施例将浮现在这些发明所属的熟习本项技艺者的脑海里。因此，吾人应理解到本发明的实施例并未受限于所揭露的特定实施例，且修改与其他实施例被意图包括在本发明的范畴之内。此外，虽然在组件及/或功能的某些例子组合方面来说，上述说明与相关的图式说明了实施示范例，但吾人应意识到在不背离本发明的范畴之下，组件及/或功能的不同组合可能通过替代实施例而被提供。在这点上，举例而言，不同于上述详细的那些的组件及/或功能的组合亦被考虑在本发明的范畴之内。虽然于此采用特定的用语，但它们是以一种通用且描述性的意义被使用而非只是为了限制的目的。

Claims (21)

1.一种设备，包括：

一预烧板；以及

一个或多个集成电路，连接至该预烧板，每个集成电路被设计成用于至少：

连接至待受到一预烧过程的多个组件；

接收至少一信号，用于在该预烧过程期间测试该多个组件；以及

传输该至少一信号至该多个组件的每一个。

2.根据权利要求1所述的设备，其中该至少一信号是选自于由一时钟脉冲信号与一输入/输出信号所构成的群组。

3.根据权利要求1所述的设备，其中该至少一信号包括期待从该多个组件的每一个被读取的数据。

4.根据权利要求3所述的设备，其中每个集成电路更进一步被设计成用于：

接收来自该多个组件的每一个的输出数据；

比较来自该多个组件的每一个的该输出数据与期待被读取的该数据；以及

传输该比较的一结果。

5.根据权利要求1所述的设备，其中于室温下，该至少一信号包括待写入至该多个组件的每一个的数据。

6.根据权利要求5所述的设备，其中每个集成电路更进一步被设计成用于：

传输待写入至该多个组件的每一个的该数据；

向该多个组件的每一个请求备妥状态信息，其中该备妥状态信息包括该组件是备妥的一指示或该组件是忙碌的一指示；以及

因应于该请求，接收来自该多个组件的每一个的一备妥状态的一指示。

7.根据权利要求6所述的设备，其中每个集成电路系更进一步被设计成用于：

将来自该多个组件的每一个的一备妥状态的该指示合并成单一反应。

8.根据权利要求6所述的设备，其中在与该多个组件的至少一个相关的该备妥状态信息包括该组件是忙碌的一指示的一实例中，与该多个组件的该至少一个相关的该集成电路更进一步被设计成用于：

决定是否已到达一逾时门限值；以及

在并未到达该逾时门限值的一实例中，重复对来自该多个组件的每一个的备妥状态信息的请求。

9.根据权利要求8所述的设备，其中在已到达该逾时门限值的一实例中，与该多个组件的该至少一个相关的该集成电路更进一步被设计成用于：

使与包括备妥状态信息的该多个组件的该至少一个的每一个相关的一逾时计数器增加，其中该备妥状态信息包括该组件是忙碌的一指示。

10.根据权利要求9所述的设备，其中与该多个组件的该至少一个相关的该集成电路更进一步被设计成用于：

比较该多个组件的该至少一个的每一个的该逾时计数器数值与一最大逾时值；以及

在该多个组件的该至少一个的一个或多个的该逾时计数器数值等于该最大逾时值的一实例中，禁能该多个组件的该至少一个的该一个或多个。

11.根据权利要求1所述的设备，其中该设备包括多个集成电路。

12.一种于室温下执行一预烧过程的方法，该方法包括：

接收至少一时钟脉冲信号与至少一输入/输出信号，用于执行该预烧过程；

通过连接至多个组件的一个或多个集成电路，将该至少一时钟脉冲信号与该至少一输入/输出信号分配至该多个组件；以及

接收来自该多个组件的每一个的一输出反应。

13.根据权利要求12所述的方法，其中该至少一输入/输出信号包括：期待从该多个组件的每一个被读取的数据。

14.根据权利要求12所述的方法，其中来自该多个组件的每一个的该输出反应包括输出数据，该方法更包括：

比较来自该多个组件的每一个的该输出数据与期待被读取的该数据；以及

传送该比较的一结果。

15.根据权利要求12所述的方法，其中该至少一输入/输出信号包括：待写入至该多个组件的每一个的数据。

16.根据权利要求15所述的方法，更包括：

传送待写入至该多个组件的每一个的该数据；

向该多个组件的每一个请求备妥状态信息，其中该备妥状态信息包括该组件是备妥的一指示或该组件是忙碌的一指示；以及

其中接收来自该多个组件的每一个的一输出反应更包括：因应于该请求，接收来自该多个组件的每一个的一备妥状态的一指示。

17.根据权利要求16所述的方法，更包括：

将来自该多个组件的每一个的一备妥状态的该指示结合成为单一反应。

18.根据权利要求16所述的方法，其中在该多个组件的至少一个相关的该备妥状态信息包括该组件是忙碌的一指示的一实例中，该方法更包括：

决定是否已到达一逾时门限值；以及

在并未到达该逾时门限值的一实例中，重复向该多个组件的每一个对于备妥状态信息的请求。

19.根据权利要求18所述的方法，其中在已到达该逾时门限值的一实例中，该方法更包括：

决定包括备妥状态信息的该多个组件的该至少一个，备妥状态信息包括该组件是忙碌的一指示；以及

使与包括备妥状态信息的该多个组件的该至少一个的每一个相关的一逾时计数器增加，其中该备妥状态信息包括该组件是忙碌的一指示。

20.根据权利要求19所述的方法，更包括：

比较该多个组件的该至少一个的每一个的该逾时计数器数值与一最大逾时值；以及

在该多个组件的该至少一者的该一个或多个的该逾时计数器数值等于该最大逾时值的一实例中，禁能该多个组件的该至少一个的该一个或多个。

21.一种系统，包括：

一预烧机器；

一预烧板，包括：

多个组件连接；以及

一个或多个集成电路，每个集成电路与该多个组件连接的一子集合相关；以及

至少一信息通道，连接预烧机器与预烧板，该至少一信息通道选自于由一时钟脉冲通道与一输入/输出通道所构成的群组；

其中该一个或多个集成电路的每一个是被设计成用于经由该至少一信息连接来接收一个或多个信号，并用于将该一个或多个信号分配至与该各个集成电路相关的该多个组件连接的该子集合。

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