CN209215537U - 芯片测试系统 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 137
- 230000008878 coupling Effects 0.000 claims abstract description 10
- 238000010168 coupling process Methods 0.000 claims abstract description 10
- 238000005859 coupling reaction Methods 0.000 claims abstract description 10
- 239000011159 matrix material Substances 0.000 claims description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 abstract 2
- 229910052709 silver Inorganic materials 0.000 abstract 2
- 239000004332 silver Substances 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 230000006978 adaptation Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Abstract
本公开提供一种芯片测试系统，包括：测试设备，包括n条片选信号线和m组实体信号线；m*n个芯片测试位，每个所述芯片测试位耦接于所述n条片选信号线中的一条和所述m组实体信号线中的一组，且每个所述芯片测试位的信号线耦接关系不相同。本公开实施例可以用有限的测试设备引脚对多个芯片实现单独控制。
Description
技术领域
本公开涉及半导体技术领域，具体而言，涉及一种能够对多个该芯片进行单独测试的芯片测试系统。
背景技术
在相关技术中，对多个芯片进行测试时，为了实现对每个芯片的单独测试，往往需要为每个芯片单独配置片选线。
图1是一种相关技术中多芯片测试场景的示意图。参考图1，在图1中，五个被测芯片的片选线各占用一个I/O接口。在测试设备的可用I/O接口有限的情况下，占用I/O接口配置片选线会降低测试设备的测试效率，减少测试设备能够测试的芯片数量。
因此，需要对多个芯片的测试方式进行改进，提高测试设备能同时连接的芯片的数量，进而提升芯片测试效率。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
实用新型内容
本公开的目的在于提供一种芯片测试系统，用于至少在一定程度上克服由于相关技术的限制和缺陷而导致的测试设备连接的芯片数量不够多的问题。
根据本公开的第一方面，提供一种芯片测试系统，包括：
测试设备，包括n条片选信号线和m组实体信号线；
m*n个芯片测试位，每个所述芯片测试位耦接于所述n条片选信号线中的一条和所述m组实体信号线中的一组，且每个所述芯片测试位的信号线耦接关系不相同。
在本公开的一种示例性实施例中，所述测试设备设置为：
确定一或多个待测芯片对应的芯片测试位的信号线耦接关系，根据所述信号线耦接关系使能所述芯片测试位耦接的片选信号线，并对所述芯片测试位耦接的实体信号线输出测试信号。
在本公开的一种示例性实施例中，所述测试设备还设置为：
按序使能所述n条片选信号线，并同时对所述m组实体信号线输出测试信号，以实现分n批对m*n个被测芯片进行测试，其中每一批同时测试m个所述被测芯片；或者，
按序对所述m组实体信号线输出写入测试信号，并同时使能所述n条片选信号线，以实现分m批对m*n个被测芯片进行写入测试，其中每一批同时测试n个所述被测芯片。
在本公开的一种示例性实施例中，所述测试设备还设置为：
使能一条片选信号线，并对所述被测芯片耦接的实体信号线输出测试信号，以同时对耦接于同一条片选信号线的多个被测芯片进行测试；或者，
使能所述被测芯片耦接的多条片选信号线，并对一组实体信号线输出写入测试信号，以同时对耦接于同一组实体信号线的多个被测芯片进行写入测试。
在本公开的一种示例性实施例中，每组所述实体信号线包括用于写入测试信号的控制信号线、地址信号线、数据信号线。
在本公开的一种示例性实施例中，所述m*n个芯片测试位按m*n矩阵形式排列。
本公开实施例提供的芯片测试系统，通过使用m*n矩阵形式设置芯片测试位，使一条片选信号线能够控制一列或一行被测芯片，一组实体信号线能够控制一行或一列被测芯片，进而使用有限的片选信号线和实体信号线实现对更多被测芯片的单独控制，节约了测试设备的引脚，提高了测试效率。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是一种相关技术中多芯片测试场景的示意图。
图2是本公开实施例中芯片测试系统的连接图。
图3是本公开实施例中芯片测试系统的控制时序图。
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
下面结合附图对本公开示例实施方式进行详细说明。
图2是本公开实施例中芯片测试系统的连接图。
参考图2，在本公开实施例中，芯片测试系统200可以包括：
测试设备1，具有n条片选信号线CS1～CSn，m组实体信号线L1～Lm；
m*n个芯片测试位SITE[0,0]到SITE[n，m]，每个芯片测试位耦接于n条片选信号线CSx中的一条和m组实体信号线Ly中的一组，且每个所述芯片测试位的信号线耦接关系不相同。
在图2所示的实施例中，各芯片测试为按照m*n矩阵形式排列，但是在其他实施例中，各芯片测试位的排列方式也可以为其他，本公开对此不作特殊限制。
此外，在图2所示的实施例中，每组实体信号线可以包括控制信号线CMD(RAS、CAS、WE、CLK)、地址信号线AD和数据信号线DQ，在其他实施例中，实体信号线也可以为其他设置，数量也可以根据实际情况自行设置。
根据图2所示，测试设备1可以通过以下方式对被测芯片进行单独控制：确定一或多个待测芯片对应的芯片测试位的信号线耦接关系，根据所述信号线耦接关系使能所述芯片测试位耦接的片选信号线，并对所述芯片测试位耦接的实体信号线输出测试信号。
例如，当需要单独对芯片测试位SITE[2,3]所对应的芯片进行测试时，可以使能芯片测试位SITE[2,3]耦接的片选信号线CS2，并对芯片测试位SITE[2,3]耦接的实体信号线L3输出测试信号。此时，同样耦接于片选信号线CS2的其他芯片由于未接收到测试信号，无法对测试信号进行响应；同样耦接于实体信号线L3的其他芯片由于未检测到片选信号，也无法对测试信号进行响应。因此，只有芯片测试位SITE[2,3]对应的芯片能够同时检测到片选信号和测试信号，进而对测试信号进行响应，实现单独测试。
在其他一些实施例中，图2所示的芯片测试系统可以实现多种测试方案。
当需要分n批对m*n个被测芯片进行测试，且每一批同时测试m个所述被测芯片时，可以按序使能所述n条片选信号线，并同时对所述m组实体信号线输出测试信号。或者，还可以按序对所述m组实体信号线输出写入测试信号，并同时使能所述n条片选信号线，以实现分m批对m*n个被测芯片进行写入测试，其中每一批同时测试n个所述被测芯片。
如需对一列芯片中的一个或几个芯片进行测试，可以使能一条片选信号线，并对所述被测芯片耦接的实体信号线输出测试信号；或者，如需对一行芯片中的一个或几个芯片进行写入测试，可以使能被测芯片耦接的多条片选信号线，并对一组实体信号线输出写入测试信号。
当然，也可以同时使能所有片选信号线，并对所有实体信号线输出写入测试信号，以同时对所有芯片进行写入测试。
由以上结构可知，本公开实施例提供的芯片测试系统可以利用有限的I/O引脚测试多个芯片，并能实现对多个芯片中的一或多个芯片进行单独测试。
图3是本公开实施例中芯片测试系统的控制时序图。
参考图3，在T1时刻，同时使能所有片选信号线，并对所有实体信号线输出写入测试信号，可以同时测试所有芯片。
在T2时刻，如需对一行芯片中的一个或几个芯片进行写入测试，可以使能被测芯片耦接的多条片选信号线，并对一组实体信号线输出写入测试信号。
在T3时刻，如需对一列芯片中的一个或几个芯片进行测试，可以使能一条片选信号线，并对所述被测芯片耦接的实体信号线输出测试信号。
在T4时刻，如需对一个芯片进行测试，可以使能该芯片耦接的片选信号线，并对该芯片耦接的实体信号线输出测试信号。
如果需要乱序测试多个芯片，且每次测试芯片的数量不相同，也可以首先根据测试方案确定多个被测芯片和多个被测芯片的测试顺序，然后确定每个被测芯片耦接的片选信号线和实体信号线，最后按照测试顺序同时使能一或多个当前被测芯片耦接的片选信号线并同时对当前被测芯片耦接的实体信号线输出测试信号。需要注意的是，由于多个芯片耦接于同一组实体信号线，为避免在读取操作时产生混乱，还需要在测试方案中避免同时对同一组信号线耦接的多个芯片进行读取测试。
本公开实施例提供的芯片测试系统通过使每条片选信号线控制多个芯片，每组实体信号线控制多个芯片，可以使用数量有限的引脚实现对更多芯片的单独控制，有效节省了接口，提升了测试效率。
应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。
此外，上述附图仅是根据本实用新型示例性实施例所包括的处理的示意性说明，而不是限制目的。易于理解，上述附图所示的处理并不表明或限制这些处理的时间顺序。另外，也易于理解，这些处理可以是例如在多个模块中同步或异步执行的。
本领域技术人员在考虑说明书及实践这里公开的实用新型后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。
Claims (6)
1.一种芯片测试系统，其特征在于，包括：
测试设备，包括n条片选信号线和m组实体信号线；
m*n个芯片测试位，每个所述芯片测试位耦接于所述n条片选信号线中的一条和所述m组实体信号线中的一组，且每个所述芯片测试位的信号线耦接关系不相同。
2.如权利要求1所述的芯片测试系统，其特征在于，所述测试设备设置为：
确定一或多个待测芯片对应的芯片测试位的信号线耦接关系，根据所述信号线耦接关系使能所述芯片测试位耦接的片选信号线，并对所述芯片测试位耦接的实体信号线输出测试信号。
3.如权利要求1所述的芯片测试系统，其特征在于，所述测试设备还设置为：
按序使能所述n条片选信号线，并同时对所述m组实体信号线输出测试信号，以实现分n批对m*n个被测芯片进行测试，其中每一批同时测试m个所述被测芯片；或者，
按序对所述m组实体信号线输出写入测试信号，并同时使能所述n条片选信号线，以实现分m批对m*n个被测芯片进行写入测试，其中每一批同时测试n个所述被测芯片。
4.如权利要求1所述的芯片测试系统，其特征在于，所述测试设备还设置为：
使能一条片选信号线，并对所述被测芯片耦接的实体信号线输出测试信号，以同时对耦接于同一条片选信号线的多个被测芯片进行测试；或者，
使能所述被测芯片耦接的多条片选信号线，并对一组实体信号线输出写入测试信号，以同时对耦接于同一组实体信号线的多个被测芯片进行写入测试。
5.如权利要求1所述的芯片测试系统，其特征在于，每组所述实体信号线包括用于写入测试信号的控制信号线、地址信号线、数据信号线。
6.如权利要求1～5任一项所述的芯片测试系统，其特征在于，所述m*n个芯片测试位按m*n矩阵形式排列。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201821631024.7U CN209215537U (zh) | 2018-09-28 | 2018-09-28 | 芯片测试系统 |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116388760A (zh) * | 2023-06-06 | 2023-07-04 | 上海泰矽微电子有限公司 | 一种差分输入adc的静态性能测试装置及方法 |
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2018
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