CN103475616A - 一种并行帧同步检测方法及系统 - Google Patents

Abstract

本发明公开了一种并行帧同步检测方法及系统，首先将接收端的模数转换器输出的并行多路数据，分别进行分路并行自相关计算和分路与接收端本地缓存的帧头序列中对应的帧头数据的并行互相关计算，得到并行自相关计算结果和并行互相关计算结果；然后根据上述分路计算结果，将数据分为奇数路和偶数路，初步确定模数转换器输出端口中奇数路的帧同步锁定端口和偶数路的帧同步锁定端口，最后再根据所述的奇数路的同步锁定端口和偶数路的同步锁定端口所对应的并行自相关计算结果确定最终的同步锁定端口，确定帧同步起始位置。通过该方法及系统实现了并行帧同步检测，并提高了帧同步检测的准确性。

Description

一种并行帧同步检测方法及系统

技术领域

本发明涉及数字通信技术领域，具体涉及一种适用于高速正交频分复用通信系统的并行帧同步检测方法及系统。

背景技术

正交频分复用技术（OFDM）是一项多载波通信技术，其优点一是通过最小频率间隔的多个并行的正交子载波传输信息，从而实现高的频率利用率，二是通过插入保护间隔，可以有效的对抗多径效应引起的符号间干扰，提高通信的可靠性。目前，OFDM技术已经成功的应用于有线通信、无线通信当中。OFDM技术在光纤通信当中的使用是目前研究的热点之一，在光纤通信系统中使用OFDM技术可以有效的减小模式色散带来的影响。

帧同步技术是保证通信系统正常工作的基本技术之一。目前的OFDM系统大多采用T.Shmidl&D.Cox和H.Minn算法及其改进算法，这些方法只适用于串行数据流的帧同步检测。专利号为200410003498.3、公开号为CN1564492的中国专利申请中公开了一种OFDM并行帧同步检测算法，但其实质上仍然是对串行数据流检测。在OFDM通信系统中，在接收端需要使用ADC将接收到的模拟信号数字化，以便于基带信号处理。在OFDM光纤通信系统中，为满足高速数据传输的要求，通常的ADC至基带信号处理模块都为多路并行接口，而且基带信号处理模块也为高速并行处理才能保证系统的数据传输速率要求。显然，使用串行帧检测方法无法满足系统整体数据吞吐量的要求。而且，目前绝大多数帧同步方法处理过程中使用大量的复数乘法器和加法器，如果直接将其进行并行化改造，复数乘法器和加法器的资源需求将随并行路数急剧增加、存在资源需求过大等问题，在OFDM光纤通信系统中，很难实用。

发明内容

针对现有技术中存在的缺陷，本发明的目的在于提供一种并行帧同步检测方法及系统，实现并行帧同步检测，提高帧同步检测的准确性。

为实现上述目的，本发明采用的技术方案如下：

一种并行帧同步检测方法，包括以下步骤：

（1）设计帧头序列；

（2）接收端通过模数转换器接收发送端所发送的数据，模数转换器的输出端口数为m，m=2^a，a为正整数；发送端所发送的数据包括帧头序列；

（3）获取模数转换器并行输出的m路数据，分别进行每一路数据的并行自相关计算，并记录m路并行自相关计算结果，得到m路并行自相关的判决向量Rsl；

分别将每一路数据与接收端本地缓存的帧头序列中对应的帧头数据进行每一路的并行互相关计算，得到m路并行互相关计算结果；

所述的每一路数据模数转换器的每一个端口输出的一段设定长度的数据；

（4）根据所述的并行自相关计算结果和并行互相关计算结果，确定模数转换器输出端口中的奇数路帧同步锁定端口和偶数路帧同步锁定端口，以及奇数路同步锁定端口的奇数路端口锁定标记和偶数路帧同步锁定端口的偶数路端口锁定标记；

（5）根据所述的奇数路帧同步锁定端口和偶数路帧同步锁定端口，以及奇数路端口锁定标记和偶数路端口锁定标记，确定最终的同步锁定端口，确定帧同步起始位置。

进一步，如上所述的一种并行帧同步检测方法，步骤（1）中，所述的帧头序列的设计方式如下：

优选一随机序列S_OPT，长度为N₁，N₁=2^k，k为自然数；

在序列S_OPT的每一个数据之后插入2^s-k-1-1个0，形成新序列S’_OPT；

将序列S’_OPT倒序排列得到序列S”_OPT；

将序列S’_OPT与S”_OPT拼接得到频域序列数据S_{F_OPT}；

将S_{F_OPT}进行长度为P点的快速傅里叶逆变换，得到时域序列数据S_{T_OPT}，P=2^s，s为自然数，s>k；时域序列数据S_{T_OPT}由2^s-k-1段周期长度为N₂=2^k+1的重复序列数据S_{T_OPT_P}组成；

q段S_{T_OPT_P}序列组成帧头序列，q为正整数。

进一步，如上所述的一种并行帧同步检测方法，所述的S_{T_OPT_P}序列具有良好的自相关特性，S_{T_OPT_P}序列中的元素的绝对值的最大值与最小值的比值小于10。

进一步，如上所述的一种并行帧同步检测方法，k≥4，q≥4。

进一步，如上所述的一种并行帧同步检测方法，步骤（3）中，进行每一路数据的并行自相关计算的具体方式为：

对于第t路数据，1≤t≤m，将模数转换器输出的第t至N₂＋t-1个数据与第t＋m至N₂＋t＋m-1个数据按位同或并求和，得到第t路的并行自相关计算结果。

进一步，如上所述的一种并行帧同步检测方法，步骤（3）中，获取m路并行自相关的判决向量Rsl的具体方式为：

分别计算m路的并行自相关计算结果，将每一路的并行自相关计算结果与自相关判决门限比较，若并行自相关计算结果大于自相关判决门限，则自相关判决结果值为1，反之为0，m路的自相关判决结果值形成判决向量Rsl。

进一步，如上所述的一种并行帧同步检测方法，步骤（3）中，进行每一路并行互相关计算的具体方式为：

对于第t路数据，1≤t≤m，将模数转换器输出的第t至N₂＋t-1个数据与接收端本地缓存的已知的帧头序列中对应的第t至N₂＋t-1个数据按位同或求和，得到第t路的并行互相关计算结果。

进一步，如上所述的一种并行帧同步检测方法，在进行每一路的并行自相关计算或者并行互相关计算之前，首先将模数转换器输出的数据进行二值化处理；

进行并行互相关计算时，将二值化处理后的数据与接收端本地缓存的已经二值化处理后的帧头序列中对应的帧头数据进行并行互相关计算。

进一步，如上所述的一种并行帧同步检测方法，将模数转换器输出的数据进行二值化处理的方式是：根据模数转换器输出的数据的符号位进行二值化处理，将实部为非负的数据二值化为1，将实部为负值的数据二值化为0；

对本地缓存的帧头序列进行二值化处理的方式是：根据帧头序列中数据的正负进行二值化处理，将非负的数据二值化为1，将负数的数据二值化为0。

进一步，如上所述的一种并行帧同步检测方法，进行并行自相关计算或者并行互相关计算时，模数转换器输出的数据进行二值化处理后缓存在本地缓存中，在每个更新时刻，更新本地缓存中的数据；

所述的本地缓存的长度为m的整数倍，所述的更新时刻是指模数转换器输出新的数据的时刻。

进一步，如上所述的一种并行帧同步检测方法，进行并行自相关计算时，本地缓存的长度为N₂＋2m；进行并行互相关计算时，本地缓存的长度为N₂＋m。

进一步，如上所述的一种并行帧同步检测方法，本地缓存数据更新的方式为：将本地缓存中最右侧的m位数据移除缓存，其余数据向右移m位，最左侧m个缓存添入新的数据。

进一步，如上所述的一种并行帧同步检测方法，步骤（4）中，确定模数转换器输出端口中奇数路帧同步锁定端口和偶数路帧同步锁定端口，以及奇数路端口锁定标记和偶数路端口锁定标记的具体方式为：

1）查找m路并行互相关计算结果中的最大值Vmax，并记录最大值所对应的模数转换器的输出端口号Pmax，包括：分别查找m路并行互相关计算结果中奇数路并行互相关计算结果的最大值Vmax_1和该最大值所对应的输出端口号Pmax_1，以及偶数路并行互相关计算结果的最大值Vmax_2和该最大值所对应的输出端口号Pmax_2；

2）查看当前m路并行互相关计算结果中的最大值Vmax₀是否大于互相关判决门限Ths_mx，若是则进入下一步，若否则等待并获取下一个m路并行互相关计算结果，返回步骤1）；

3）将同步判决计数器count_lock置为1，记录当前最大互相关值V_rec=Vmax₀，当前最大互相关值对应的端口号P_rec=Pmax₀；

4）等待下一个m路并行互相关计算结果中的最大值Vmax₁和Pmax₁；

5）查看Vmax₁是否大于Ths_mx且Pmax₁等于P_rec，若是则count_lock加1,并进入下一步，若否则获取下一个m路并行互相关计算结果并返回步骤1）；

6)查看Vmax₁是否大于V_rec，若是则记录V_rec=Vmax₀，若否则进入下一步；

7）查看count_lock是否大于是同步判决计数器锁定判决门限Ths_locked，若否则返回步骤4），若是则确定帧同步锁定端口号为P_rec，并查看当前count_lock的计数是否等于q，若是则记录帧同步锁定端口的锁定标记Slc=1，若否则记录同步锁定端口的锁定标记Slc=0。

进一步，如上所述的一种并行帧同步检测方法，步骤（5）中，根据所述的奇数路帧同步锁定端口和偶数路帧同步锁定端口，以及奇数路端口锁定标记和偶数路端口锁定标记，确定最终的同步锁定端口的具体方式为：

将奇数路同步锁定端口记为P_rec1，将其所对应的该路的当前并行互相关计算结果记为V_rec1，该端口的锁定标记记为SLc_1，将偶数路同步锁定端口记为P_rec2，其所对应的该路的当前并行互相关计算结果记为V_rec2，该端口的锁定标记记为SLc_2；

如果SLc_1=1且SLc_2=0，则最终同步锁定端口为P_rec1；

如果SLc_1=0且SLc_2=1，则最终同步锁定端口为P_rec2；

如果SLc_1=1且SLc_2=1，则进一步比较V_rec1和V_rec2；如果V_rec1>V_rec2，则最终同步锁定端口为P_rec1，如果V_rec1<V_rec2，则最终同步锁定端口为P_rec2，如果V_rec1=V_rec2，则选择P_rec1和P_rec2中较小者作为最终同步锁定端口号。

进一步，如上所述的一种并行帧同步检测方法，步骤1）中，查找m路并行互相关计算结果中的最大值Vmax的具体方式为：

将m路并行互相关计算结果中的第t路并行自相关结果记为Mr_t，其自相关判决值记为Rsl_t，若Rsl_t=1，则将该路的并行互相关结果记为Vr_t=Mr_t，否则Vr_t=0；

将m路并行自相关计算结果分为奇数路计算结果和偶数路奇数结果，分别查找得到奇数路并行互相关计算结果的最大值Vmax_1和偶数路并行互相关计算结果的最大值Vmax_2。

进一步，如上所述的一种并行帧同步检测方法，查找奇数路并行互相关计算结果的最大值Vmax_1的具体方式为：

将奇数路计算结果中的每两个数据进行比较，较大者进入第一级比较结果，然后将第一级比较结果中的每两个数据进行比较，较大者进入第二级比较结果，以此类推，直至得到奇数路并行互相关计算结果的最大值Vmax_1。

一种并行帧同步检测系统，包括：

帧头设计模块，用于设计帧头序列；

数据接收模块，用于接收端通过模数转换器接收发送端所发送的数据，模数转换器的输出端口数为m，m=2^a，a为正整数；

并行自相关计算模块，用于获取模数转换器并行输出的m路数据，分别进行每一路数据的并行自相关计算，并记录m路并行自相关计算结果，得到m路并行自相关的判决向量Rsl；所述的每一路数据为模数转换器的每一个端口输出的一段设定长度的数据；

并行互相关计算模块，用于分别将每一路数据与接收端本地缓存的帧头序列中对应的帧头数据进行每一路的并行互相关计算，得到m路并行互相关计算结果Mr_t，1≤t≤m；

同步锁定初步判决模块，用于根据所述的并行自相关计算结果和并行互相关计算结果，确定模数转换器输出端口中奇数路帧同步锁定端口和偶数路帧同步锁定端口，以及奇数路帧同步锁定端口的奇数路端口锁定标记和偶数路帧同步锁定端口的偶数路端口锁定标记；

同步锁定二次判决模块，用于根据所述的奇数路帧同步锁定端口和偶数路帧同步锁定端口，以及奇数路端口锁定标记和偶数路端口锁定标记确定最终的帧同步锁定端口，确定帧同步起始位置。

进一步，如上所述的一种并行帧同步检测系统，该系统还包括：

实部二值化处理模块：用于将模数转换器并行输出的数据进行二值化处理。

进一步，如上所述的一种并行帧检测系统，所述的同步锁定初步判决模块包括：

最大值查找单元：用于查找m路并行互相关计算结果中的最大值Vmax，并记录最大值所对应的模数转换器的输出端口号Pmax；

初步判决单元：用于确定模数转换器输出端口中奇数路帧同步锁定端口和偶数路帧同步锁定端口。

本发明的有益效果在于：本发明所述的方法及系统，采用分两步判决的方法，二次判决方法降低了漏同步概率。由于噪声、采样频偏等因素的影响，模数转换器ADC的输出的信号中的帧同步序列不可能是完好的自相关特性和与本地帧检测序列完好的互相关性，本发明通过优化自相关判决门限和互相关判决门限，可以减小噪声的影响；通过二次判决可以减小采样频偏带来的影响。因为采样频偏造成互相关检测的最大值可能在相邻两个端口间来回跳变，从而造成无法同步锁定的假象，本发明中的奇偶分路判决和二次判决处理，避免了这种情况的发生。

附图说明

图1为具体实施方式中一种并行帧同步检测系统的结构框图；

图2为具体实施方式中一种并行帧同步检测方法的流程图；

图3为具体实施方式中接收端并行帧同步检测的整体示意图；

图4为具体实施方式中并行自相关计算的示意图；

图5为具体实施方式中并行互相关计算的示意图；

图6为具体实施方式中确定帧同步起始位置的整体示意图；

图7为具体实施方式中查找并行互相关最大值的示意图；

图8为具体实施方式中奇数路帧同步锁定端口和偶数路帧同步锁定端口的流程图。

具体实施方式

下面结合说明书附图与具体实施方式对本发明做进一步的详细说明。

图1示出了本发明具体实施方式中一种并行帧同步检测系统的结构框图，该系统主要包括帧头设计模块11、数据接收模块12、实部二值化处理模块13、并行自相关计算模块14、并行互相关计算模块15、同步锁定初步判决模块16和同步锁定二次判决模块17，其中：

帧头设计模块11用于设计帧头序列；

数据接收模块12用于接收端通过模数转换器接收发送端所发送的数据，模数转换器的输出端口数为m，m=2^a，a为正整数；所述的发送端发送的数据包括帧头序列；

实部二值化处理模块13用于将模数转换器并行输出的数据进行二值化处理；

并行自相关计算模块14用于获取模数转换器并行输出的m路数据，分别进行每一路数据的并行自相关计算，并记录m路并行自相关计算结果，得到m路并行自相关的判决向量Rsl；所述的每一路数据为模数转换器的每一个端口输出的一段设定长度的数据；

并行互相关计算模块15用于分别将每一路数据与接收端本地缓存的帧头序列中对应的帧头数据进行每一路的并行互相关计算，得到m路并行互相关计算结果Mr_t，1≤t≤m；

同步锁定初步判决模块16用于根据所述的并行自相关计算结果和并行互相关计算结果，确定模数转换器输出端口中奇数路的帧同步锁定端口和偶数路的帧同步锁定端口，以及奇数路帧同步锁定端口的奇数路端口锁定标记和偶数路帧同步锁定端口的偶数路端口锁定标记；其中，该模块包括用于查找m路并行互相关计算结果中的最大值Vmax，并记录最大值所对应的模数转换器的输出端口号Pmax的最大值查找单元161，以及用于确定模数转换器输出端口中奇数路的帧同步锁定端口和偶数路的帧同步锁定端口的初步判决单元162；

同步锁定二次判决模块17用于根据所述的奇数路的同步锁定端口和偶数路的同步锁定端口，以及奇数路端口锁定标记和偶数路端口锁定标记确定最终的帧同步锁定端口，确定帧同步起始位置。

图2示出了基于图1中帧同步检测系统的一种帧同步检测方法的流程图，该方法包括以下步骤：

步骤S21：设计帧头序列；

在无线通信系统中，为了提高发送端与接收端通信的可靠性，接收端首要解决的是帧同步检测问题，帧同步就是要连续不断地检测接收的信号，判断何时收到OFDM帧。在帧同步检测时，一般在数据发送端编码完成后给每组数据添加一个帧头，在接收端检测帧头判断出数据帧的起始位置，从而正确读取每一帧的数据。

本实施方式中给出了一种帧头序列的设计方案，具体如下：

a.优选一随机序列S_OPT，长度为N₁，N₁=2^k，k为自然数；优选的，k≥4；

b.在序列S_OPT的每一个数据之后插入2^s-k-1-1个0，形成新序列S’_OPT；新序列S’_OPT的长度为（2^s-k-1-1）×N₁+N₁=2^s-k-1；

c.将序列S’_OPT倒序排列得到序列S”_OPT；序列S”_OPT的长度为2^s-k-1；

d.将序列S’_OPT与S”_OPT拼接得到频域序列数据S_{F_OPT}；序列S_{F_OPT}的长度为2^s-k-1＋2^s-k-1=2^s-k；

e.将S_{F_OPT}进行长度为P点的快速傅里叶逆变换，（OFDM系统采用P点FFT进行OFDM调制），得到时域序列数据S_{T_OPT}，P=2^s，s为自然数，s>k；时域序列数据S_{T_OPT}的长度为2^s，该序列由2^s-k-1段周期长度为N₂=2^k+1的重复序列数据S_{T_OPT_P}组成；

f.多段S_{T_OPT_P}序列组成帧头序列，通常大于等于4段。

优选地，S_{T_OPT_P}序列中元素的绝对值的最大值与最小值之比尽量小，一般S_{T_OPT_P}序列中的元素的绝对值的最大值与最小值的比之小于10。本实施方式中所设计的帧头序列具有良好的自相关特性，本实施方式中的良好的自相关特性是指帧头序列在以为为0时，其自相关值最大，其它的移位自相关值小于最大自相关值的1/2，在移位为序列长度的一半时，自相关值最小。

在待发送数据中编码完成后添加上述帧头序列，由发送端发送到接收端。此外，为了进行帧同步检查，在接收端本地缓存设计好的帧头序列。

步骤S22：接收端通过模数转换器接收发送端所发送的数据；

接收端通过模数转换器ADC接收发送端发送来的数据，发送端所发送的数据包括所述的帧头序列。在OFDM通信系统中，在接收端需要使用ADC将接收到的模拟信号数字换，以便于基带信号处理，为满足高速数据传输的要求，通常的ADC至基带信号处理模块都为多路并行接口，本实施方式中的ADC并行输出数据路数为m，即ADC的输出端口数为m，m=2^a，a为正整数。

步骤S23：进行模数转换器并行输出的m路数据中每一路数据的并行自相关计算，以及每一路数据与本地缓存数据的并行互相关计算；

获取模数转换器并行输出的m路数据，分别进行每一路数据的并行自相关计算，并记录m路并行自相关计算结果，得到m路并行自相关的判决向量Rsl；

分别将每一路数据与接收端本地缓存的帧头序列中对应的帧头数据进行每一路的并行互相关计算，得到m路并行互相关计算结果；

所述的每一路数据为模数转换器的每一个端口输出的一段设定长度的数据,优选的，本实施方式中每一路数据的长度为2^k+1。

为了并行自相关计算和并行互相关计算的计算简单化，在进行每一路的计算之前，首先将模数转换器输出的数据进行二值化处理，此外，接收端本地缓存的帧头序列也是经过二值化处理的数据。本实施方式中，将模数转换器输出的数据进行二值化处理的方式是：

根据模数转换器输出的数据的符号位进行二值化处理，将实部为非负的帧头数据二值化为1，将实部为负值的帧头数据二值化为0。

对本地缓存的帧头序列进行二值化处理的方式是：根据帧头序列中数据的正负进行二值化处理，将非负的数据二值化为1，将负数的数据二值化为0。

在完成模数转换器输出数据的二值化处理后，将二值化后的数据缓存在本地缓存中，在每个更新时刻，更新本地缓存中的数据；其中，优选的本地缓存的长度为m的整数倍，更新时刻是指模数转换器输出新的数据的时刻。本实施方式中在进行并行自相关计算时，本地缓存的长度为N₂＋2m；进行并行互相关计算时，本地缓存的长度为N₂＋m。在每个更新时刻，本地缓存数据更新的方式为：将本地缓存中最右侧的m为数据移除缓存，其余数据向右移m位，最左侧m个缓存添入新的数据。

本实施方式中分别进行每一路并行自相关计算的具体方式如图4所示：

N₂+2m个比特长度的本地缓存负责缓存输入的二值化后的数据。并行自相关计算时，第1路是本地缓存中第1至第N₂个数据与第m+1至第N₂+m个数据的按位同或并求和，得到第1路的并行自相关结果；第二路是本地缓存中第2至第N₂+1个数据与第m+2至第N₂+m+1个数据的按位同或并求和，得到第2路的并行自相关结果，依此类推，对于第t路数据，1≤t≤m，将模数转换器输出的第t至N₂＋t-1个数据与第t＋m至N₂＋t＋m-1个数据按位同或并求和，得到第t路的并行自相关计算结果，1≤t≤m；第m路是本地缓存中第m至第N₂+m-1个数据与第2m至第N₂+2m-1个数据的按位同或并求和。

完成m路数据的并行自相关性计算后，获取m路并行自相关的判决向量Rsl，具体方式为：

将每一路的并行自相关计算结果与自相关判决门限比较，若第t路并行自相关计算结果大于自相关判决门限，则自相关判决结果值为1，表明该路数据的前后数据之间强相关，反之为0，表明该路的前后数据之间相关性弱，m路的判决结果值形成判决向量Rsl。

本实施方式中进行每一路并行互相关计算的具体方式如图5所示：

N₂+m个比特长度的本地缓存负责缓存输入的二值化后的数据，第二个N₂+m个比特长度的本地缓存负责缓存已知的帧头二值化序列和其m位扩展（m位扩展指的是将帧头二值化序列的前m位放到第N₂个数之后，从而形成N₂+m个长度的数据）。并行互相关计算时，第1路是第一个本地缓存中第1至第N₂个数据与第2个本地缓存中第1个数据至第N₂个数据的按位同或并求和，得到第1路的并行互相关计算结果；第二路是第一个本地缓存中第2至第N₂+1个数据与第2个本地缓存中第2个数据至第N₂+1个数据的按位同或并求和，得到第二路的并行互相关计算结果；依此类推，对于第t路数据，1≤t≤m，将模数转换器输出的第t至N₂＋t-1个数据与接收端本地缓存的已知的帧头序列中对应的第t至N₂＋t-1个数据按位同或求和，得到第t路的并行互相关计算结果；第m路是第一个本地缓存中第m至第N₂+m-1个数据与第2个本地缓存中第m个数据至第N₂+m-1个数据的按位同或求和。

步骤S24：确定模数转换器输出端口中奇数路的帧同步锁定端口和偶数路的帧同步锁定端口，以及奇数路端口锁定标记和偶数路端口锁定标记；

根据步骤S23中计算得到的并行自相关计算结果和并行互相关计算结果，确定模数转换器输出端口中奇数路的帧同步锁定端口和偶数路的帧同步锁定端口，以及奇数路帧同步锁定端口的奇数路端口锁定标记和偶数路帧同步锁定端口的偶数路端口锁定标记。其中，奇数路的帧同步锁定端口和奇数路端口锁定标记的确认方式，与偶数路的帧同步锁定端口和偶数路端口锁定标记的确认方式是相同的，确定的具体方式如图6和图8所示：

1）查找m路并行互相关计算结果中的最大值Vmax，并记录最大值所对应的模数转换器的输出端口号Pmax，包括：分别查找m路并行互相关计算结果中奇数路并行互相关计算结果的最大值Vmax_1和该最大值所对应的输出端口号Pmax_1，以及偶数路并行互相关计算结果的最大值Vmax_2和该最大值所对应的输出端口号Pmax_2；

2）查看当前m路并行互相关计算结果中的最大值Vmax₀是否大于互相关判决门限Ths_mx，若是则进入下一步，若否则等待并获取下一个m路并行互相关计算结果，返回步骤1）；

3）将同步判决计数器count_lock置为1，记录当前最大互相关值V_rec=Vmax₀，当前最大互相关值对应的端口号P_rec=Pmax₀；

4）等待下一个m路并行互相关计算结果中的最大值Vmax₁和Pmax₁；

5）查看Vmax₁是否大于Ths_mx且Pmax₁等于P_rec，若是则count_lock加1,并进入下一步，若否则获取下一个m路并行互相关计算结果并返回步骤1），将下一个m路并行互相关计算结果中的最大值作为当前m路并行互相关计算结果中的最大值Vmax₀并进入步骤2）；

6)查看Vmax₁是否大于V_rec，若是则记录V_rec=Vmax₀，若否则进入下一步；

7）查看count_lock是否大于是同步判决计数器锁定判决门限Ths_locked，若否则返回步骤4），若是则确定帧同步锁定端口号为P_rec，并查看当前count_lock的计数是否等于q，若是则记录帧同步锁定端口的锁定标记Slc=1，若否则记录同步锁定端口的锁定标记Slc=0。

当然，如果是确定奇数路的帧同步锁定端口和奇数路端口锁定标记，则在上述步骤2）～6）中，所记载的各参数即为奇数路的各参数。同样，如果是确定偶数路的帧同步锁定端口和偶数端口锁定标记，则在上述步骤2）～6）中，所记载的各参数即为偶数路的各参数。

本实施方式中的同步锁定端口的锁定标记指的是在进行帧同步锁定端口的确定过程中，某一端口被判定为帧同步锁定端口时，该端口被连续确定为帧同步锁定端口的次数。在帧同步检测过程中，通过检测帧头序列来确定数据帧的起始位置，而由步骤S21中可知，帧头序列是由q段周期序列组成的，因此，在确定出帧同步锁定端口时，该端口被连续锁定为帧同步端口的次数应该等于q。

为了更加清楚，以奇数路帧同步锁定端口和奇数路端口锁定标记为例进行说明，确定奇数路帧同步锁定端口和奇数路端口锁定标记的具体方式如图8所示：

a.查找m路并行互相关计算结果中奇数路并行互相关计算结果的最大值Vmax_1和该最大值所对应的输出端口号Pmax_1；

b.查看当前m路并行互相关计算结果中奇数路并行互相关计算结果的最大值Vmax₀是否大于互相关判决门限Ths_mx，若是则进入下一步，若否则等待下一个m路并行互相关计算结果返回步骤a；

c.将同步判决计数器count_lock置为1，记录当前最大互相关值V_rec=Vmax₀，当前最大互相关值对应的端口号P_rec1=Pmax₀；

d.等待下一个m路并行互相关计算结果中奇数路并行互相关计算结果的最大值的Vmax₁和该最大值所对应的输出端口号Pmax₁；

e.查看Vmax₁是否大于Ths_mx且Pmax₁等于P_rec1，若是则count_lock加1,并进入下一步，若否则获取下一个m路并行互相关计算结果中的最大值，将下一个m路并行互相关计算结果中奇数路并行互相关计算结果的最大值作为当前m路并行互相关计算结果中奇数路并行互相关计算结果的最大值Vmax₀并返回步骤b；

f.查看count_lock是否大于是同步判决计数器锁定判决门限Ths_locked，若否则返回步骤4），若是则确定奇数路帧同步锁定端口号为P_rec1，并查看记录当前count_lock的计数是否等于q，若是则记录帧同步锁定端口的锁定标记Slc=1，若否则记录同步锁定端口的锁定标记Slc=0。

其中，上述步骤1）中，查找m路并行互相关计算结果中的最大值Vmax的具体方式为：

将m路并行互相关计算结果中的第t路并行自相关结果记为Mr_t，其自相关判决值记为Rsl_t，若Rsl_t=1，则将该路的并行互相关结果记为Vr_t=Mr_t，否则Vr_t=0；

将m路并行自相关计算结果分为奇数路计算结果和偶数路奇数结果，分别查找得到奇数路并行互相关计算结果的最大值Vmax_1和偶数路并行互相关计算结果的最大值Vmax_2。

其中，查找奇数路并行互相关计算结果的最大值Vmax_1与查找偶数路并行互相关计算结果的最大值Vmax_2的方式是相同的，本实施方式中查找奇数路并行互相关计算结果的最大值Vmax_1和偶数路并行互相关计算结果的最大值Vmax_2的方式如图7所示。对于奇数路并行互相关计算结果的最大值Vmax_1的具体方式为：

将奇数路计算结果中的每两个数据进行比较，较大者进入第一级比较结果，然后将第一级比较结果中的每两个数据进行比较，较大者进入第二级比较结果，以此类推，直至得到奇数路并行互相关计算结果的最大值Vmax_1。

同样，查找偶数路并行互相关计算结果的最大值Vmax_2的具体方式为：

将偶数路计算结果中的每两个数据进行比较，较大者进入第一级比较结果，然后将第一级比较结果中的每两个数据进行比较，较大者进入第二级比较结果，以此类推，直至得到偶数并行互相关计算结果的最大值Vmax_2。

步骤S25：确定最终的帧同步锁定端口，确定帧同步起始位置。

根据所述的奇数路的同步锁定端口和偶数路的同步锁定端口，以及奇数路端口锁定标记和偶数路端口锁定标记，确定最终的同步锁定端口的方式为：

将奇数路同步锁定端口记为P_rec1，将其所对应的该路的当前并行互相关计算结果记为V_rec1，该端口的锁定标记记为SLc_1，将偶数路同步锁定端口记为P_rec2，其所对应的该路的当前并行互相关计算结果记为V_rec2，该端口的锁定标记记为SLc_2；

如果SLc_1=1且SLc_2=0，则最终同步锁定端口为P_rec1；

如果SLc_1=0且SLc_2=1，则最终同步锁定端口为P_rec2；

如果SLc_1=1且SLc_2=1，则进一步比较V_rec1和V_rec2；如果V_rec1>V_rec2，则最终同步锁定端口为P_rec1，如果V_rec1<V_rec2，则最终同步锁定端口为P_rec2，如果V_rec1=V_rec2，则选择P_rec1和P_rec2中较小者作为最终同步锁定端口号。

确定出最终同步锁定端口后，输出同步锁定信号，完成并行帧的同步检测。

本发明所述的并行帧同步检测方法及系统，采用二次判决的方法，同步锁定初步判决模块确定模数转换器输出端口中奇数路的帧同步锁定端口和偶数路的帧同步锁定端口，以及奇数路帧同步锁定端口的奇数路端口锁定标记和偶数路帧同步锁定端口的偶数路端口锁定标记；再由同步锁定二次判决模块确定最终的帧同步锁定端口，确定帧同步起始位置。通过该种方式的能够大大降低漏同步概率。由于噪声、采样频偏等因素的影响，ADC的输出的信号中的帧同步序列不可能是完好的自相关特性和与本地帧检测序列完好的互相关性，通过优化自相关判决门限和互相关判决门限，可以减小噪声的影响；通过二次判决可以减小采样频偏带来的影响。因为采样频偏造成互相关检测的最大值可能在相邻两个端口间来回跳变，从而造成无法同步锁定的假象。通过本发明中的奇偶分路判决和二次判决处理，也避免了这种情况的发生。

图3示出了本具体实施方式中并行帧同步检测方法的整体流程示意图，下面结合具体的实施例对本发明进行进一步说明。

实施例

本实施例中的N₂=2⁵，P=2⁷时，优选之后的一个S_{T_OPT_P}序列为：

对应的二值化之后的数据为：

本实施例中帧头序列使用10组重复的ST_OPT_P数据，模数转换器ADC输出的数据为m=16路并行数据输出。模数转换器输出的一组并行输出数据（包括帧头数据）为：

对应的二值化后的数据为：

并行自相关计算过程：

并行自相关计算时接收端本地数据缓存长度为N₂+2m=32+2×16=64；自相关判决门限为24。上述二值化数据的并行自相关计算结果：

并行互相关计算过程：并行自相关计算时接收端本地数据缓存长度为N₂+m=32+1×16=48；判决门限为22；并行互相关计算结果：

以上述第7行（时间标号为6）自相关和互相关计算结果为例，本实施例中的自相关判决门限为24，第7行的并行自相关结果全部大于自相关判决门限值24，因此Rsl_t=1，0≤t≤m-1；在查找m路并行互相关计算结果中最大值Vmax的过程中，由于第9行ADC输出的每一路数据的自相关判决值均为1，则该行每一路的并行互相关结果Vr_t均为上述计算所得的并行互相关结果，即Vr_t=Mr_t，该行的互相关计算结果为：

14  16  15  15  14  14  15  18  28  22  14  16  22  18  12  16

然后按照奇偶路分组查找最大值的方法进行分组处理（本实施例中中的奇数组与偶数组是相对的，是根据端口的标号来分的，但是并不限于该方式，也可以根据实际的端口号来分，如标号为0的端口实际上为第一个端口）：

偶数组并行互相关最大值查找：

根据前文中确定奇数路帧同步锁定端口和奇数路端口锁定标记的步骤1）～6）的方式进行上述判断可以得出，从第6行到第22行连续得到10次同一端口号8，表示偶数路锁定到端口8，Slc_2=1

奇数组并行互相关最大值查找：

从第6行到第22行没有连续得到同一帧同步锁定端口号，奇数组同步锁定端口的同步锁定标记Slc_1=0

有上述结果可知，Slc_1=0且Slc_2=1，则最终同步锁定端口为偶数路所确定的同步锁定端口8，帧同步起始位置为端口8。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其同等技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (19)

1.一种并行帧同步检测方法，包括以下步骤：

（1）设计帧头序列；

（2）接收端通过模数转换器接收发送端所发送的数据，模数转换器的输出端口数为m，m=2^a，a为正整数；发送端所发送的数据包括帧头序列；

（3）获取模数转换器并行输出的m路数据，分别进行每一路数据的并行自相关计算，并记录m路并行自相关计算结果，得到m路并行自相关的判决向量Rsl；

分别将每一路数据与接收端本地缓存的帧头序列中对应的帧头数据进行每一路的并行互相关计算，得到m路并行互相关计算结果；

所述的每一路数据模数转换器的每一个端口输出的一段设定长度的数据；

（4）根据所述的并行自相关计算结果和并行互相关计算结果，确定模数转换器输出端口中的奇数路帧同步锁定端口和偶数路帧同步锁定端口，以及奇数路同步锁定端口的奇数路端口锁定标记和偶数路帧同步锁定端口的偶数路端口锁定标记；

（5）根据所述的奇数路帧同步锁定端口和偶数路帧同步锁定端口，以及奇数路端口锁定标记和偶数路端口锁定标记，确定最终的同步锁定端口，确定帧同步起始位置。

2.如权利要求1所述的一种并行帧同步检测方法，其特征在于，步骤（1）中，所述的帧头序列的设计方式如下：

优选一随机序列S_OPT，长度为N₁，N₁=2^k，k为自然数；

在序列S_OPT的每一个数据之后插入2^s-k-1-1个0，形成新序列S’_OPT；

将序列S’_OPT倒序排列得到序列S”_OPT；

将序列S’_OPT与S”_OPT拼接得到频域序列数据S_{F_OPT}；

将S_{F_OPT}进行长度为P点的快速傅里叶逆变换，得到时域序列数据S_{T_OPT}，P=2^s，s为自然数，s>k；时域序列数据S_{T_OPT}由2^s-k-1段周期长度为N₂=2^k+1的重复序列数据S_{T_OPT_P}组成；

q段S_{T_OPT_P}序列组成帧头序列，q为正整数。

3.如权利要求2所述的一种并行帧同步检测方法，其特征在于：所述的S_{T_OPT_P}序列具有良好的自相关特性，S_{T_OPT_P}序列中的元素的绝对值的最大值与最小值的比值小于10。

4.如权利要求2或3所述的一种并行帧同步检测方法，其特征在于：k≥4，q≥4。

5.如权利要求4所述的一种并行帧同步检测方法，其特征在于，步骤（3）中，进行每一路数据的并行自相关计算的具体方式为：

对于第t路数据，1≤t≤m，将模数转换器输出的第t至N₂＋t-1个数据与第t＋m至N₂＋t＋m-1个数据按位同或并求和，得到第t路的并行自相关计算结果。

6.如权利要求5所述的一种并行帧同步检测方法，其特征在于，步骤（3）中，获取m路并行自相关的判决向量Rsl的具体方式为：

分别计算m路的并行自相关计算结果，将每一路的并行自相关计算结果与自相关判决门限比较，若并行自相关计算结果大于自相关判决门限，则自相关判决结果值为1，反之为0，m路的自相关判决结果值形成判决向量Rsl。

7.如权利要求4所述的一种并行帧同步检测方法，其特征在于，步骤（3）中，进行每一路并行互相关计算的具体方式为：

对于第t路数据，1≤t≤m，将模数转换器输出的第t至N₂＋t-1个数据与接收端本地缓存的已知的帧头序列中对应的第t至N₂＋t-1个数据按位同或求和，得到第t路的并行互相关计算结果。

8.如权利要求5至7之一所述的一种并行帧同步检测方法，其特征在于，在进行每一路的并行自相关计算或者并行互相关计算之前，首先将模数转换器输出的数据进行二值化处理；

进行并行互相关计算时，将二值化处理后的数据与接收端本地缓存的已经二值化处理后的帧头序列中对应的帧头数据进行并行互相关计算。

9.如权利要求8所述的一种并行帧同步检测方法，其特征在于，将模数转换器输出的数据进行二值化处理的方式是：根据模数转换器输出的数据的符号位进行二值化处理，将实部为非负的数据二值化为1，将实部为负值的数据二值化为0；

对本地缓存的帧头序列进行二值化处理的方式是：根据帧头序列中数据的正负进行二值化处理，将非负的数据二值化为1，将负数的数据二值化为0。

10.如权利要求9所述的一种并行帧同步检测方法，其特征在于，进行并行自相关计算或者并行互相关计算时，模数转换器输出的数据进行二值化处理后缓存在本地缓存中，在每个更新时刻，更新本地缓存中的数据；

所述的本地缓存的长度为m的整数倍，所述的更新时刻是指模数转换器输出新的数据的时刻。

11.如权利要求10所述的一种并行帧同步检测方法，其特征在于，进行并行自相关计算时，本地缓存的长度为N₂＋2m；进行并行互相关计算时，本地缓存的长度为N₂＋m。

12.如权利要求11所述的一种并行帧同步检测方法，其特征在于，本地缓存数据更新的方式为：将本地缓存中最右侧的m位数据移除缓存，其余数据向右移m位，最左侧m个缓存添入新的数据。

13.如权利要求12所述的一种并行帧同步检测方法，其特征在于，步骤（4）中，确定模数转换器输出端口中奇数路帧同步锁定端口和偶数路帧同步锁定端口，以及奇数路端口锁定标记和偶数路端口锁定标记的具体方式为：

1）查找m路并行互相关计算结果中的最大值Vmax，并记录最大值所对应的模数转换器的输出端口号Pmax，包括：分别查找m路并行互相关计算结果中奇数路并行互相关计算结果的最大值Vmax_1和该最大值所对应的输出端口号Pmax_1，以及偶数路并行互相关计算结果的最大值Vmax_2和该最大值所对应的输出端口号Pmax_2；

2）查看当前m路并行互相关计算结果中的最大值Vmax₀是否大于互相关判决门限Ths_mx，若是则进入下一步，若否则等待并获取下一个m路并行互相关计算结果，返回步骤1）；

3）将同步判决计数器count_lock置为1，记录当前最大互相关值V_rec=Vmax₀，当前最大互相关值对应的端口号P_rec=Pmax₀；

4）等待下一个m路并行互相关计算结果中的最大值Vmax₁和Pmax₁；

5）查看Vmax₁是否大于Ths_mx且Pmax₁等于P_rec，若是则count_lock加1,并进入下一步，若否则获取下一个m路并行互相关计算结果并返回步骤1）；

6)查看Vmax₁是否大于V_rec，若是则记录V_rec=Vmax₀，若否则进入下一步；

7）查看count_lock是否大于是同步判决计数器锁定判决门限Ths_locked，若否则返回步骤4），若是则确定帧同步锁定端口号为P_rec，并查看当前count_lock的计数是否等于q，若是则记录帧同步锁定端口的锁定标记Slc=1，若否则记录同步锁定端口的锁定标记Slc=0。

14.如权利要求13所述的一种并行帧同步检测方法，其特征在于，步骤（5）中，根据所述的奇数路帧同步锁定端口和偶数路帧同步锁定端口，以及奇数路端口锁定标记和偶数路端口锁定标记，确定最终的同步锁定端口的具体方式为：

将奇数路同步锁定端口记为P_rec1，将其所对应的该路的当前并行互相关计算结果记为V_rec1，该端口的锁定标记记为SLc_1，将偶数路同步锁定端口记为P_rec2，其所对应的该路的当前并行互相关计算结果记为V_rec2，该端口的锁定标记记为SLc_2；

如果SLc_1=1且SLc_2=0，则最终同步锁定端口为P_rec1；

如果SLc_1=0且SLc_2=1，则最终同步锁定端口为P_rec2；

如果SLc_1=1且SLc_2=1，则进一步比较V_rec1和V_rec2；如果V_rec1>V_rec2，则最终同步锁定端口为P_rec1，如果V_rec1<V_rec2，则最终同步锁定端口为P_rec2，如果V_rec1=V_rec2，则选择P_rec1和P_rec2中较小者作为最终同步锁定端口号。

15.如权利要求14所述的一种并行帧同步检测方法，其特征在于，步骤1）中，查找m路并行互相关计算结果中的最大值Vmax的具体方式为：

将m路并行互相关计算结果中的第t路并行自相关结果记为Mr_t，其自相关判决值记为Rsl_t，若Rsl_t=1，则将该路的并行互相关结果记为Vr_t=Mr_t，否则Vr_t=0；

将m路并行自相关计算结果分为奇数路计算结果和偶数路奇数结果，分别查找得到奇数路并行互相关计算结果的最大值Vmax_1和偶数路并行互相关计算结果的最大值Vmax_2。

16.如权利要求15所述的一种并行帧同步检测方法，其特征在于，查找奇数路并行互相关计算结果的最大值Vmax_1的具体方式为：

将奇数路计算结果中的每两个数据进行比较，较大者进入第一级比较结果，然后将第一级比较结果中的每两个数据进行比较，较大者进入第二级比较结果，以此类推，直至得到奇数路并行互相关计算结果的最大值Vmax_1。

17.一种并行帧同步检测系统，包括：

帧头设计模块，用于设计帧头序列；

数据接收模块，用于接收端通过模数转换器接收发送端所发送的数据，模数转换器的输出端口数为m，m=2^a，a为正整数；

并行自相关计算模块，用于获取模数转换器并行输出的m路数据，分别进行每一路数据的并行自相关计算，并记录m路并行自相关计算结果，得到m路并行自相关的判决向量Rsl；所述的每一路数据为模数转换器的每一个端口输出的一段设定长度的数据；

并行互相关计算模块，用于分别将每一路数据与接收端本地缓存的帧头序列中对应的帧头数据进行每一路的并行互相关计算，得到m路并行互相关计算结果Mr_t，1≤t≤m；

同步锁定初步判决模块，用于根据所述的并行自相关计算结果和并行互相关计算结果，确定模数转换器输出端口中奇数路帧同步锁定端口和偶数路帧同步锁定端口，以及奇数路帧同步锁定端口的奇数路端口锁定标记和偶数路帧同步锁定端口的偶数路端口锁定标记；

同步锁定二次判决模块，用于根据所述的奇数路帧同步锁定端口和偶数路帧同步锁定端口，以及奇数路端口锁定标记和偶数路端口锁定标记确定最终的帧同步锁定端口，确定帧同步起始位置。

18.如权利要求17所述的一种并行帧同步检测系统，其特征在于，该系统还包括：

实部二值化处理模块：用于将模数转换器并行输出的数据进行二值化处理。

19.如权利要求17或18所述的一种并行帧检测系统，其特征在于，所述的同步锁定初步判决模块包括：

最大值查找单元：用于查找m路并行互相关计算结果中的最大值Vmax，并记录最大值所对应的模数转换器的输出端口号Pmax；

初步判决单元：用于确定模数转换器输出端口中奇数路帧同步锁定端口和偶数路帧同步锁定端口。

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