CN103220122A - 一种可变参数高速并行帧同步器 - Google Patents

Abstract

本发明涉及一种可变参数高速并行帧同步器，相关检测模块接收数据组合模块组合出的P种组合数据和帧头参数，按照帧头参数要求对P种组合数据分别进行相关检测运算得到P个峰值脉冲，输出给帧头位置指示模块，并根据容错参数指示出P个帧头位置信号，输出给前后方保护模块，该模块根据前后方保护参数产生出帧同步信号和同步锁定信号，并输出给输出模块产生最终的帧同步锁定信号、帧同步信号和与帧同步信号在时间上一致的经过数据组合模块组合的并行P路数据；该并行帧同步器具有吞吐量高，衔接性好，通用性强，硬件资源少，设计复杂性低等特点。

Description

一种可变参数高速并行帧同步器

技术领域

本发明属于数字通信领域，特别是涉及一种可变参数高速并行帧同步器。

背景技术

帧同步是数字通信系统中必不可少的部分，系统的发送端在被传输的数据序列中插入一组特定的识别码组即帧同步码，在接收端通过检测帧同步码，来确定信号是否到达，建立起帧同步，这是一种相关检测帧同步算法。本专利也是采用这种算法。

随着数字通信系统尤其是其中的光纤通信系统传输速率的不断增高，对译码器的吞吐率要求也在不断提高，传统结构中的串行帧同步器已成为系统的速率瓶颈。文献(单宝堂，王华，张健，等．一种并行帧同步设计方案的提出、设计与应用[J]电子技术应用，2005年第6期：61-64)提出了一种多路并行相关帧同步的思路。可以大幅提高帧同步器的工作速度，克服这一瓶颈。但与现阶段相比速率还是较低，且未考虑与帧同步后译码器衔接，缺乏相应的实现。针对该问题，文献(苏承毅，张或，潘长勇．卷积-RS级联译码器并行帧同步算法及实现[J]电视技术，2010年第34卷第11期，2010：48-50)提出了一种应用于卷积-RS级联译码器并行帧同步方法，数据处理速率可以达到1.2Gbit/s，但该帧同步器仅针对帧头标示字为32bit的特征序列，用十六进制表示为1ACFFClD。

随着数字通信技术的快速发展，迫切要求数字通信接收系统具有多功能通用的特点，即能接收多种帧头、帧长、多种调制制式、多种信道编码方式的通信信号。

发明内容

本发明的目的在于克服现有技术的不足，提供一种可变参数高速并行帧同步器，该并行帧同步器具有吞吐量高，衔接性好，通用性强，硬件资源少，设计复杂性低等特点。

本发明的上述目的主要是通过如下技术方案予以实现的：

一种可变参数高速并行帧同步器，包括数据组合模块、相关检测模块，帧头位置指示模块、前后方保护模块、输出模块和delay模块，其中：

数据组合模块：对接收的P路并行数据进行延迟及顺序调整，产生出P种组合的共P×P路并行数据输出给相关检测模块和delay模块，其中每种组合包括P路数据；

相关检测模块：接收帧头参数命令和数据组合模块输入的P×P路并行数据，对P×P路并行数据进行相关检测运算得到P个峰值脉冲信号peak_i，输入帧头位置指示模块；

帧头位置指示模块：接收容错参数和相关检测模块输入的P个峰值脉冲信号peak_i，根据P个峰值脉冲信号peak_i和容错参数指示出P个帧头位置信号index_i和P个QPSK相位模糊标志sign_i；

前后方保护模块：接收前、后方保护参数和从帧头位置指示模块输入的P个帧头位置指示信号index_i，判断出最终的一个帧头位置信号作为帧同步信号syn，并同时产生P个同步锁定信号lock_i；

delay模块：接收数据组合模块输出的P种组合的共P×P路并行数据，对P种组合数据进行时延，保证数据与帧同步信号的同步性，并将延迟后的数据输出给输出模块；

输出模块：接收delay模块输出的P种组合经过延迟后的数据、帧头位置指示模块输出的P个QPSK相位模糊标志sign_i、前后方保护模块输出的P个同步锁定信号lock_i和一个帧同步信号syn，产生最终的P路输出数据、帧同步信号synout和帧同步锁定信号lock。

在上述可变参数高速并行帧同步器中，相关检测模块包括P个相关检测子模块，P个相关检测子模块分别对P种组合的输入数据进行相关检测，每个相关检测子模块包括F bits的移位寄存器、固定帧同步字码组寄存器、加法阵列和同或器NOR，相关检测子模块的运算方法如下：

将并行输入的P路数据送入F bits的移位寄存器中，帧头参数中的帧头标示字参数直接输入到固定帧同步字码组寄存器中，F bits移位寄存器的数据与固定帧同步字码组寄存器的数据在同或器NOR中按位同或，并将帧头参数中的帧头长度个同或结果送入加法阵列执行加法运算，运算的结果即为峰值脉冲信号peak_i。

在上述可变参数高速并行帧同步器中，帧头位置指示模块由P个帧头位置指示子模块构成，每个帧头位置指示子模块的运算方法如下：

将峰值脉冲信号peak_i与容错参数T进行比较，将峰值脉冲信号peak_i与移位寄存器的长度F减去容错参数的差值S进行比较，如果peak小于T则输出R1为高电平，否则R1为低电平；如果S小于peak则输出R2为高电平，否则R2为低电平，只要R1与R2中有一个为高电平，帧头位置指示信号index就为高电平；当R1为低电平，R2为高电平时，QPSK相位模糊标志sign为高电平，其他情况QPSK相位模糊标志sign均为低电平。

在上述可变参数高速并行帧同步器中，前后方保护模块采用P个子状态机来实现，每个子状态机的工作步骤如下：

（1）前后方保护模块上电后的初始状态state为搜索态，当检测到一次帧头位置指示信号index为高电平时，状态机状态state从搜索态转移到预同步态，否则仍保持搜索态；state为搜索态或预同步态时，输出syn，lock均为低电平；

（2）state处于预同步态时，计数器cnt从index为高电平时开始计数，cnt计数的最大值为帧长参数frame_size，连续M次在定点cnt=frame_size时刻检测到帧头位置指示信号index为高电平时，state则转移到同步态，否则转移到搜索态，其中：M为前方保护参数；state为同步态时，输出syn，lock为高电平；

（3）state处于同步态时，在定点cnt=frame_size时刻有一次检测到到帧头位置指示信号index为低电平时状态机转移到预失步态，否则一直处于同步态；state为预失步态时，输出syn，lock为高电平；

（4）state处于预失步态时，连续N次在定点cnt=frame_size时刻检测到帧头位置指示信号index为低电平时，state则转移到搜索态，否则转移到同步态，其中：N为后方保护参数。

在上述可变参数高速并行帧同步器中，输出模块产生最终的P路输出数据、帧同步信号synout和帧同步锁定信号lock的具体方法如下：

输出模块接收前后方保护模块输出个P个帧同步指示信号lock_i和帧同步信号syn，接收delay模块输出的P种组合的P路延迟信号dly_i，接收帧头位置指示模块输出的P个相位模糊标志sign_i，其中P个lock_i只有一个为高电平，通过lock_i对应的高电平的标号选择dly和sign，纠正相位模糊时将dly的符号位与sign进行异或XOR操作得到最终数据的符号位，最终输出数据的大小即为dly的绝对值；当P个帧同步指示信号lock_i有一个为高电平时，帧同步锁定信号lock就为高电平，否则为低电平；synout信号为帧头标示字门控信号syn的延迟信号。

本发明与现有技术相比具有如下优点：

（1）本发明的帧同步器采用并行数据输入并行数据处理的设计方案能够克服传统串行帧同步器低吞吐量限制系统速率的瓶颈，大大提高同步器的吞吐量，可以实现高吞吐量超过1Gbps；

（2）本发明帧同步器的输出为并行的多路数据，高速译码器接收帧同步器的输入时无需串并变换，可以与后面的高速译码器很好的衔接起来；

（3）本发明的帧同步器可以通过改变输入参数的指令来适应不同的应用场合，具有多功能通用的特点；具体包括：通过动态设置帧头长度、帧头标示字、帧长来提取多种类型的帧同步头信息；通过设置容错参数，当同步头数据中有误码时仍然可以提取到同步头信息；通过设置前后方保护参数对提同步头引入前后方保护来动态调整漏同步和假同步概率；

（4）本发明创新设计了由数据组合模块、相关检测模块，帧头位置指示模块、前后方保护模块、输出模块和delay模块组成的帧同步器，数据组合模块产生P种组合数据，相关检测模块得到P个峰值脉冲信号、帧头位置指示模块指示出P个帧头位置信号和P个QPSK相位模糊标志，前后方保护模块产生P个同步锁定信号，输出模块产生最终的P路输出数据、帧同步信号和帧同步锁定信号，该并行帧同步器硬件资源少，结构简单、设计复杂性低；

本发明技术方案已在数字通信接收机上成功运用并通过相关数字通信系统测试。

附图说明

图1为本发明可变参数高速并行帧同步器结构框图；

图2为本发明可能出现的并行输入数据时序图；

图3为本发明数据组合模块电路图；

图4为本发明第i个相关检测子模块结构示意图；

图5为本发明第i个帧头位置指示子模块结构示意图；

图6为本发明第i个子状态机状态转移图；

图7为本发明输出模块实现电路框图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步的详细描述：

如图1所示为本发明可变参数高速并行帧同步器结构框图，由图1可知本发明的帧同步器包括数据组合模块、相关检测模块，帧头位置指示模块、前后方保护模块、delay延迟模块和输出模块。帧同步器接收、处理和输出的均为P路并行数据，工作在同样的时钟频率的情况下，本发明的这种并行帧同步器是串行帧同步器吞吐量的P倍。

下面以并行P=4路数据输入为例对各模块进行详细描述：

如图2所示为本发明可能出现的并行输入数据时序图，图2给出了并行P=4路输入数据的P=4种可能出现的情况，4路输入数据datin0到datin3是解调器输出的串行数据经过串并变换得到的，以同步头为开始的串行数据serial_in标号分别表示为0,1，……，frame_size-1，其中frame_size表示一帧码字的帧长。串行数据serial_in转换为并行数据datin0到datin3时是随机的，有以下4种可能的情况，如图2所示，只有图2(a)的情况帧同步器可以直接提取同步信号，为了在其他三种情况下也能提取到帧同步信号，需要对datin0到datin3的数据顺序进行调整。这就是数据组合模块需要完成的功能，即对并行数据进行延迟及顺序调整。

对于出现图2(b)、2(c)、2(d)情况时，图3给出了数据组合模块实现电路图，其中D表示可对信号进行一级延迟的触发器。如图3所示，经过数据组合模块后可得到4组输出，每组输出均为4路并行数据，第一组为d00，d01，d02，d03，第二组为d10，d11，d12，d13，第三组为d20，d21，

d22，d23，第四组为d30，d31，d32，d33。

对于一个n位长的码组{x₁,x₂,…,x_n}，其中x_i的取值为-1或+1。若它的局部相关函数满足公式(1)，其中k为远小于n的整数，则认为该码组具有尖锐单峰特性的自相关函数和尽可能低的互相关旁瓣值，可用作帧同步字来提取帧同步信号。

为了将同步码从信息比特流中检测出来，可以采用相关检测电路。相关检测模电路包括P(P为并行帧同步器的路数)个相关检测子模块，P个相关检测子模块分别对P种组合的输入数据进行相关检测，如图4所示为本发明第i个相关检测子模块结构示意图，每个相关检测子模块包括F bits的移位寄存器、固定帧同步字码组寄存器、加法阵列和NOR，相关检测电路的输入为数据组合模块的P种组合的输出，并行输入的P=4路数据进入Fbits移位寄存器中，帧头参数中的帧头标示字参数直接输入到固定帧同步字码组寄存器中，F bits移位寄存器的数据与固定帧同步字码组寄存器的数据在NOR中按位同或，并将帧参数中的帧头长度个同或结果送入加法阵列中，产生峰值脉冲信号peak_i。

相关检测模块同时对P种组合的输入分别进行检测。总产生P个峰值脉冲peak_i,i=0,…P-1。图4中NOR表示同或，F为支持的最大帧头长度。帧参数-帧头标示字参数及帧头长度参数，用户可以根据不同的适应情况在帧同步器面板上进行动态设置。加法阵列采用两两相加流水线的方法可以有效地降低帧同步器的关键路径延迟，提高帧同步器的时钟处理速度。

本发明的帧头位置指示模块由P个帧头位置指示子模块构成，如图5给出了第i个帧头位置指示子模块电路框图，图5中C表示比较器，每个帧头位置指示子模块的运算方法如下：

将峰值脉冲信号peak_i与容错参数T进行比较，将峰值脉冲信号peak_i与移位寄存器的长度F减去容错参数的差值S进行比较，如果peak小于T则输出R1为高电平，否则R1为低电平；如果S小于peak则输出R2为高电平，否则R2为低电平，只要R1与R2中有一个为高电平，帧头位置指示信号index就为高电平；当R1为低电平，R2为高电平时，QPSK相位模糊标志sign为高电平，其他情况QPSK相位模糊标志sign均为低电平。

前后方保护模块采用P个子状态机来实现，如图6所示为本发明第i个子状态机状态转移图，帧同步过程被分为四种工作状态，即搜索态、预同步态、同步态、预失步态。帧同步器上电后的初始状态为搜索态，当检测到一个帧头位置指示信号indek_i=1时，状态机状态state从搜索态转移到预同步态，否则仍保持搜索态；state为搜索态或预同步态时，输出syn，lock均为低电平。

状态机状态state处于预同步态时，计数器cnt需要从indek_i=1时开始计数，cnt计数的最大值为帧长参数frame_size。连续M次在定点时刻cnt=frame_size检测到帧头位置指示信号indek_i=1时，状态机则转移到同步态，否则转移到搜索态，其中M为前方保护参数；state为同步态时，输出syn，lock为高电平。

状态机状态state处于同步态时，在定点时刻cnt=frame_size有一次检测到indek_i=0时状态机转移到预失步态，否则一直处于同步态；state为预失步态时，输出syn，lock为高电平；

状态机状态state处于预失步态时，连续N次在定点时刻cnt=frame_size检测到帧头位置指示信号indek_i=0时，状态机则转移到搜索态，否则转移到同步态，其中N为后方保护参数。

从图1中可以看到，该状态机的最终输出lock_i,i=0,1,2,P,syn,当状态机工作在同步态、预失步态时，lock_i为高电平，否则lock_i为低电平。当状态机工作在同步态、预失步态，且cnt<帧头长度syn_size时，syn为高电平，否则syn为低电平。前方保护是为了减少漏同步概率，后方保护是为了减少假同步概率。引入前后方保护后，需要连续检测到M次峰值脉冲时则判定为同步；连续N次未检测到峰值脉冲时才判定为失步。前方保护参数M、后方保护参数N、帧长frame_size、帧头长度syn_size，均可通过用户在使用时动态输入。

delay模块接收数据组合模块输出的4种组合的共4×4路并行数据，对4种组合数据进行时延，保证数据与帧同步信号的同步性，并将延迟后的数据输出给输出模块。

输出模块接收前后方保护模块输出个P个帧同步指示信号lock_i和帧同步信号syn，接收delay模块输出的P种组合的P路延迟信号dly_i，接收帧头位置指示模块输出的P个相位模糊标志sign_i，其中P个lock_i只有一个为高电平，通过lock_i对应的高电平的标号选择dly和sign，纠正相位模糊时将dly的符号位与sign进行异或XOR操作得到最终数据数据的符号位，最终输出数据的大小即为dly的绝对值；当P个帧同步指示信号lock_i有一个为高电平时，帧同步锁定信号lock就为高电平，否则为低电平；synout信号为帧头标示字门控信号syn的延迟信号。

如图7所示为本发明输出模块实现电路框图，图7给出了并行P=4路情况下输出模块实现电路框图，其中S表示选择器，输入lock_i,i=0,1,2,3仅有其中一个为高电平，输出sign,dly与输入的对应关系如下公式(2)所示，公式(2)中dly_i,i=0,1,…,3为d_i经过若干个时钟周期的延迟值，与数据d_i对应的4路数据为d_i0,d_i1,d_i2,d_i3,,i=0,1,…,3，如图3所示。OR表示或操作，只要lock_i,i=0,1,2,3其中一个输入为高电平，输出就为高电平。QPSK解调可能导致数据符号反向，即相位模糊现象，图7的虚线框部分用于纠正QPSK的相位模糊，XOR表示异或操作。

$\mathrm{sign},\mathrm{dly}=\left\{\begin{array}{c}\mathrm{sig}{n}_0,{\mathrm{dly}}_0,\mathrm{if}{\mathrm{lock}}_0=1,{\mathrm{lock}}_1=0,{\mathrm{lock}}_2=0,{\mathrm{lock}}_3=0\\ {\mathrm{sign}}_1,{\mathrm{dly}}_1,\mathrm{if}{\mathrm{lock}}_1=1,\mathrm{loc}{k}_0=0,{\mathrm{lock}}_2=0,{\mathrm{lock}}_3=0\\ {\mathrm{sign}}_2,{\mathrm{dly}}_2,\mathrm{if}{\mathrm{lock}}_2=1,{\mathrm{lock}}_0=0,{\mathrm{lock}}_1=0,{\mathrm{lock}}_3=0\\ {\mathrm{sign}}_3,{\mathrm{dly}}_3,\mathrm{if}{\mathrm{lock}}_3=1,{\mathrm{lock}}_0=0,{\mathrm{lock}}_1=0,{\mathrm{lock}}_2=0\\ \mathrm{0,0},\mathrm{otherwise}\end{array}\right.---\left(2\right)$

输出模块的输出为本发明帧同步器的最终输出，lock为帧同步器的同步指示信号，lock为高电平时表示帧同步器已经成功捕获到同步信号，并工作在同步状态。dout为同步头后面对应的并行P路数据。syn为帧头标示字门控信号，当且仅当dout的数据为帧头标示字数据时，synout为高电平，dout为其他数据时synout为低电平。

下面为本发明的一个具体实施例：

采用本发明提出的这种参数可变高速并行帧同步方法，使用FPGA对并行输入P=4路、帧头长度为syn_size，帧头标示字为syn_word，帧长为frame_size，帧头标示字容错个数为K，前方保护参数为M，后方保护参数为N的帧同步器进行了硬件实现。

对上面的可变参数高速并行帧同步器进行了硬件实现，其中，并行输入路数P=4路、帧头长度syn_size为小于64的整数，即支持的最大帧头长度F为64，帧头标示字syn_word为一个小于64比特的码组序列，帧长frame_size为一个正整数，帧头标示字容错个数K为一个正整数，前方保护参数M为一个正整数，后方保护参数N为一个正整数。

在具体的帧同步器实现过程中，采用FPGA-Xilinx xc5vlx330-1ff1760，对上面的可变参数高速并行帧同步器进行实现，通过在ISE10.1布局布线仿真，加上3.3ns的约束，布局布线结果为3.298ns，可以满足约束，将帧同步器工作的时钟频率设置为300MHz，可见4路并行输入输出的帧同步器吞吐量为300MHz*4=1.2Gbps。

表1Xilinx FPGA XC5VLX330-1实现统计

表2给出了本发明提出的可变参数高速并行帧同步器的与对比例1实现结果资源的比较：

表2.本发明帧同步器与对比文件1帧同步器资源比较

	Register	LUT
			本发明帧同步器	563	671
对比文件1帧同步器	636	822

其中对比文件1出处：“卷积-RS级联译码器并行帧同步算法及实现”，《电视技术》，2010年第34卷第11期，2010：48-50；作者：苏承毅，张或，潘长勇。对比文件1中采用的FPGA为Altera公司生产的Stratix II系列芯片EP2S90F1020C3，帧同步器工作的时钟频率为298MHz，帧同步器吞吐量为1.2Gbps。

从表1，表2可以看到，本发明提出的这种可变参数高速并行帧同步器吞吐量高，消耗的硬件资源少，且参数动态可调，具有多功能通用的特点。

本发明技术方案已在数字通信接收机上成功运用并通过相关数字通信系统测试。

以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (5)

1.一种可变参数高速并行帧同步器，其特征在于：包括数据组合模块、相关检测模块，帧头位置指示模块、前后方保护模块、输出模块和delay模块，其中：

数据组合模块：对接收的P路并行数据进行延迟及顺序调整，产生出P种组合的共P×P路并行数据输出给相关检测模块和delay模块，其中每种组合包括P路数据；

相关检测模块：接收帧头参数命令和数据组合模块输入的P×P路并行数据，对P×P路并行数据进行相关检测运算得到P个峰值脉冲信号peak_i，输入帧头位置指示模块；

帧头位置指示模块：接收容错参数和相关检测模块输入的P个峰值脉冲信号peak_i，根据P个峰值脉冲信号peak_i和容错参数指示出P个帧头位置信号index_i和P个QPSK相位模糊标志sign_i；

前后方保护模块：接收前、后方保护参数和从帧头位置指示模块输入的P个帧头位置指示信号index_i，判断出最终的一个帧头位置信号作为帧同步信号syn，并同时产生P个同步锁定信号lock_i；

delay模块：接收数据组合模块输出的P种组合的共P×P路并行数据，对P种组合数据进行时延，保证数据与帧同步信号的同步性，并将延迟后的数据输出给输出模块；

输出模块：接收delay模块输出的P种组合经过延迟后的数据、帧头位置指示模块输出的P个QPSK相位模糊标志sign_i、前后方保护模块输出的P个同步锁定信号lock_i和一个帧同步信号syn，产生最终的P路输出数据、帧同步信号synout和帧同步锁定信号lock。

2.根据权利要求1所述的一种可变参数高速并行帧同步器，其特征在于：所述相关检测模块包括P个相关检测子模块，P个相关检测子模块分别对P种组合的输入数据进行相关检测，每个相关检测子模块包括Fbits的移位寄存器、固定帧同步字码组寄存器、加法阵列和同或器NOR，相关检测子模块的运算方法如下：

将并行输入的P路数据送入F bits的移位寄存器中，帧头参数中的帧头标示字参数直接输入到固定帧同步字码组寄存器中，F bits移位寄存器的数据与固定帧同步字码组寄存器的数据在同或器NOR中按位同或，并将帧头参数中的帧头长度个同或结果送入加法阵列执行加法运算，运算的结果即为峰值脉冲信号peak_i。

3.根据权利要求1所述的一种可变参数高速并行帧同步器，其特征在于：所述帧头位置指示模块由P个帧头位置指示子模块构成，每个帧头位置指示子模块的运算方法如下：

将峰值脉冲信号peak_i与容错参数T进行比较，将峰值脉冲信号peak_i与移位寄存器的长度F减去容错参数的差值S进行比较，如果peak小于T则输出R1为高电平，否则R1为低电平；如果S小于peak则输出R2为高电平，否则R2为低电平，只要R1与R2中有一个为高电平，帧头位置指示信号index就为高电平；当R1为低电平，R2为高电平时，QPSK相位模糊标志sign为高电平，其他情况QPSK相位模糊标志sign均为低电平。

4.根据权利要求1所述的一种可变参数高速并行帧同步器，其特征在于：所述前后方保护模块采用P个子状态机来实现，每个子状态机的工作步骤如下：

（1）前后方保护模块上电后的初始状态state为搜索态，当检测到一次帧头位置指示信号index为高电平时，状态机状态state从搜索态转移到预同步态，否则仍保持搜索态；state为搜索态或预同步态时，输出syn，lock均为低电平；

（2）state处于预同步态时，计数器cnt从index为高电平时开始计数，cnt计数的最大值为帧长参数frame_size，连续M次在定点cnt=frame_size时刻检测到帧头位置指示信号index为高电平时，state则转移到同步态，否则转移到搜索态，其中：M为前方保护参数；state为同步态时，输出syn，lock为高电平；

（3）state处于同步态时，在定点cnt=frame_size时刻有一次检测到到帧头位置指示信号index为低电平时状态机转移到预失步态，否则一直处于同步态；state为预失步态时，输出syn，lock为高电平；

（4）state处于预失步态时，连续N次在定点cnt=frame_size时刻检测到帧头位置指示信号index为低电平时，state则转移到搜索态，否则转移到同步态，其中：N为后方保护参数。

5.根据权利要求1所述的一种可变参数高速并行帧同步器，其特征在于：所述输出模块产生最终的P路输出数据、帧同步信号synout和帧同步锁定信号lock的具体方法如下：

输出模块接收前后方保护模块输出个P个帧同步指示信号lock_i和帧同步信号syn，接收delay模块输出的P种组合的P路延迟信号dly_i，接收帧头位置指示模块输出的P个相位模糊标志sign_i，其中P个lock_i只有一个为高电平，通过lock_i对应的高电平的标号选择dly和sign，纠正相位模糊时将dly的符号位与sign进行异或XOR操作得到最终数据的符号位，最终输出数据的大小即为dly的绝对值；当P个帧同步指示信号lock_i有一个为高电平时，帧同步锁定信号lock就为高电平，否则为低电平；synout信号为帧头标示字门控信号syn的延迟信号。

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