CN103475341B - 时钟信号生成方法及生成电路、栅极驱动电路 - Google Patents

Abstract

本发明实施例公开了一种时钟信号生成方法及生成电路、栅极驱动电路，涉及时钟信号生成电路领域，利用该方法时钟信号生成方法能够有效降低显示装置的能耗，同时降低时钟信号对其他信号产生干扰的可能性。本发明实施例提供的时钟信号生成方法，包括：接收一时钟信号以及电压拉低信号；通过第一拉低电压和/或第二拉低电压得到电压拉低信号，第一拉低电压用于在时钟信号上升沿的第一时间内拉低时钟信号的电压值，第二拉低电压用于在时钟信号下降沿的第二时间内拉低时钟信号的电压值；根据第一拉低电压和/或第二拉低电压，将时钟信号调制成多阶时钟信号。

Description

时钟信号生成方法及生成电路、栅极驱动电路

技术领域

本发明涉及时钟信号生成电路，尤其涉及一种时钟信号生成方法及生成电路、栅极驱动电路。

背景技术

随着科技水平的不断提高，对显示装置提出了更高的要求，不仅仅针对于大屏幕显示装置，对于中小屏幕而言，用户对其显示装置分辨率精度的要求也是越来越高。因此，通常手段是在显示装置中使用了数目更多的时钟信号以及数据信号。

然而，发明人发现现有技术中至少存在如下问题：以时钟信号为例，为进一步提高显示精度，现有技术显示装置提出了使用了数目更多的时钟信号。但是从显示装置功耗角度来看，增加时钟信号数目势必导致现有技术显示装置的能耗变大。另一方面，在现有技术中，时钟信号常常使用方波信号，该信号在上升沿以及下降沿时会发生电压的跳变，因此时钟信号可能会对其它信号（例如：数据信号）产生干扰。

发明内容

本发明的实施例提供一种时钟信号生成方法及生成电路、栅极驱动电路，利用该时钟信号生成方法能够有效降低显示装置的能耗，同时降低时钟信号对其他信号产生干扰的可能性。

为解决上述技术问题，本发明的实施例采用如下技术方案：

一种时钟信号生成方法，包括：

接收一时钟信号以及电压拉低信号；

通过第一拉低电压和/或第二拉低电压得到所述电压拉低信号，所述第一拉低电压用于在所述时钟信号上升沿的第一时间内拉低所述时钟信号的电压值，所述第二拉低电压用于在所述时钟信号下降沿的第二时间内拉低所述时钟信号的电压值；

根据所述电压拉低信号，将所述时钟信号调制成多阶时钟信号。

进一步的，所述第一拉低电压的电压值与所述第二拉低电压的电压值相等。

另一方面，本发明实施例还提供了一种时钟信号生成电路，包括：

第一电容；

与所述第一电容的第一端相连接的电压跟随电路，所述电压跟随电路用于接收一时钟信号并将所述时钟信号隔离输出；

与所述第一电容的第二端相连接的电压拉低电路，所述电压拉低电路用于生成电压拉低信号，通过第一拉低电压和/或第二拉低电压得到所述电压拉低信号，所述第一拉低电压用于在所述时钟信号上升沿的第一时间内拉低所述时钟信号的电压值，所述第二拉低电压用于在所述时钟信号下降沿的第二时间内拉低所述时钟信号的电压值；

所述第一电容的第一端还与所述时钟信号生成电路的输出端相连接，根据所述电压拉低信号，将所述时钟信号调制成多阶时钟信号。

进一步的，所述电压跟随电路包括：

第一运算放大器，其正极输入端通过连接的第一电阻输入所述时钟信号，其负极输入端与其输出端相连，其输出端与所述第一电容的第一端相连，用于将所述时钟信号隔离输出；

第二电阻，其一端与所述第一运算放大器的正极输入端相连，其另一端接地。

进一步的，所述电压拉低电路包括：

第二运算放大器，其正极输入端通过连接的第三电阻输入参考电压，其负极输入端通过连接的第四电阻输入所述第一拉低电压和/或所述第二第六电压，其输出端通过第五电路与其负极输入端相连，其输出端还与所述第一电容的第二端相连，用于输出所述电压拉低信号；

第六电阻，其一端与所述第二运算放大器的正极输入端相连，其另一端接地。

本发明实施例还提供了一种栅极驱动电路，包括上述的时钟信号生成电路。

本发明实施例提供的一种时钟信号生成方法及生成电路、栅极驱动电路，该生成方法接收一时钟信号以及电压拉低信号，通过在时钟信号上升沿的第一时间内拉低时钟信号电压值的第一拉低电压和/或在时钟信号下降沿的第二时间内拉低时钟信号电压值的第二拉低电压得到电压拉低信号中，将时钟信号调制成为多阶时钟信号，从而降低利用该时钟信号生成方法的显示装置的功耗；另一方面，通过生成多阶时钟信号，降低时钟信号对其他信号的干扰。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例时钟信号生成方法中时钟信号、电压拉低信号以及多阶时钟信号的波形示意图；

图2为本发明实施例时钟信号生成电路的结构示意图；

图3为本发明实施例电压跟随电路的电路连接图；

图4为本发明实施例电压拉低电路的电路连接图；

图5为本发明实施例时钟信号生成电路的电路连接图。

具体实施方式

本发明的实施例提供一种时钟信号生成方法及生成电路、栅极驱动电路，利用该时钟信号生成方法能够有效降低显示装置的能耗，同时降低时钟信号对其他信号产生干扰的可能性。

以下描述中，为了说明而不是为了限定，提出了诸如特定系统结构、接口、技术之类的具体细节，以便透切理解本发明。然而，本领域的技术人员应当清楚，在没有这些具体细节的其它实施例中也可以实现本发明。在其它情况中，省略对众所周知的装置、电路以及方法的详细说明，以免不必要的细节妨碍本发明的描述。

下面结合下述附图对本发明实施例做详细描述。

本发明实施例提供一种时钟信号生成方法，包括：

接收一时钟信号以及电压拉低信号；

通过第一拉低电压和/或第二拉低电压得到电压拉低信号，第一拉低电压用于在时钟信号上升沿的第一时间内拉低时钟信号的电压值，第二拉低电压用于在时钟信号下降沿的第二时间内拉低时钟信号的电压值；

根据第一拉低电压和/或第二拉低电压，将时钟信号调制成多阶时钟信号。

具体的，如图1所述，以图1所示的时钟信号CLK以及电压拉低信号OE为例，对本发明实施例的时钟信号生成方法进行进一步的解释。

其中，以方波波形的时钟信号CLK为例，假设该方波信号的峰值电压设为V、谷值电压为0，OE信号为电压拉低信号。进一步的，图1中通过第一拉低电压V1和第二拉低电压V2得到电压拉低信号OE。优选的，第一拉低电压V1的电压值与第二拉低电压V2的电压值可相等。

进一步的，第一拉低电压V1对应的用于拉低CLK信号上升沿的第一时间t1内的电压值，第二拉低电压V2对应的用于拉低CLK信号下降沿的第二时间t2内的电压值。例如图1所示：第一拉低电压V1将CLK信号上升沿的第一时间t1的电压值由V下拉至V1'，第二拉低电压V2将CLK信号下降沿的第二时间t2内的电压值由V下拉至V2'，其中满足：0<V1'<V，0<V2'<V。需要说明的是，V1'的电压值取决于第一拉低电压V1，因此本领域技术人员可根据具体情况对V1进行控制以生成合适的V1'的电压值；同样道理，V2'的电压值是取决于第二拉低电压V2的，因此本领域技术人员可根据具体情况对V2进行控制以生成合适的V2'的电压值。

据此，利用电压拉低信号OE，将时钟信号CLK调制成为了多阶时钟信号（英文：Multi-levelCLK，缩写：MLC），如图1所示。对比多阶时钟信号MLC与时钟信号CLK后可以发现，由于多阶时钟信号是对时钟信号进行部分时间内电压拉低后得到的，因此多阶时钟信号在部分时间内的电压值要低于对应时间内时钟信号的电压值（具体地，对应时钟信号CLK上升沿的第一时间t1内，多阶时钟信号MLC的电压值V1'小于时钟信号CLK的电压值V；对应时钟信号CLK下降沿的第二时间t2内，多阶时钟信号MLC的电压值V2'小于时钟信号CLK的电压值V）。因此，当显示装置使用经上述方法调制后的多阶时钟信号进行工作时，其消耗的能耗较使用未经调制的时钟信号消耗的能耗更低。

另一方面，经由上述分析过程可以发现，调制生成多阶时钟信号MLC包括两个上升沿（分别为由0跳变到V1'、再由V1'跳变到V）以及两个下降沿（分别为由V跳变到V2'、再由V2'跳变到0）。因此，本发明实施例提供的时钟信号生成方法调制生成的多阶时钟信号MLC在其上升沿、下降沿过程中跳变电压差相比较于时钟信号在上升沿、下降沿的跳变电压差其突变程度是变小了的，因此利用本发明实施例时钟信号进行驱动工作时，时钟信号对其他信号（比如：显示数据信号）产生的干扰情况较为现有技术的驱动方法产生的干扰情况有所减小。

需要补充的是一点，在上述实施例中以通过第一拉低电压和第二拉低电压得到了电压拉低信号进行了举例分析，事实上，电压拉低信号还可通过第一拉低电压或第二拉低电压得到。另外，本领域技术人员还可设置其他拉低电压得到电压拉低信号以进一步调制生成其他形态的多阶时钟信号，在此不再赘述。

另一方面，本发明实施例还提供了一种时钟信号生成电路，如图2所示，该时钟信号生成电路中包括：第一电容C1，与第一电容C1的第一端相连接的电压跟随电路，电压跟随电路用于接收时钟信号CLK，并将该时钟信号CLK隔离输出；与第一电容C1的第二端相连接的电压拉低电路，电压拉低电路用于生成电压拉低信号OE，通过第一拉低电压V1和/或第二拉低电压V2得到电压拉低信号OE，第一拉低电压V1用于在时钟信号上升沿的第一时间t1内拉低时钟信号的电压值，第二拉低电压V2用于在时钟信号下降沿的第二时间t2内拉低时钟信号的电压值；第一电容C1的第一端还与时钟信号生成电路的输出端相连接，根据电压拉低信号OE，将时钟信号CLK调制成多阶时钟信号MLC。

需要说明的是，根据电容的自举效应，第一电容C1的第一端与第二端在调制过程中保持电压差不变。因此，由于第一拉低电压V1和/或第二拉低电压V2响应触发时拉低了电压拉低信号OE的电压值，与第一电容C1第一端相连接的电压跟随电路隔离输出的时钟信号在对应时间内的电压值也被相应的拉低，从而完成了将时钟信号调制成为了多阶时钟信号的工作。值得注意的是，电压跟随电路是经隔离方式输出了时钟信号，因此可以确保时钟信号的电压值在响应于电压拉低信号，时钟信号的电压值被有效的拉低。

具体的，结合下述电路结构对本发明实施例提供的时钟信号生成电路进行进一步的解释。

作为本发明实施例的一种具体实施方式，如图3所示，电压跟随电路包括：第一电阻R1、第二电阻R2以及第一运算放大器U1。其中，第一运算放大器U1其正极输入端通过连接的第一电阻R1输入时钟信号，其负极输入端与其输出端相连，其输出端与第一电容C1的第一端相连，用于将时钟信号隔离输出；第二电阻R2，其一端与所述第一运算放大器U1的正极输入端相连，其另一端接地。

进一步的，为了便于描述电压跟随电路，将第一运算放大器U1的正极输入端定义为A点，将第一放大器U1的输出端定义为B点，而输入的时钟信号其对应电压值表示为Von1。根据运算放大器电路的计算公式可以得到：（Von1-VA）/R1=VA/R2，其中，Von1为输入到图3所示电压跟随电路中时钟信号CLK的电压值，而VB为图3所示电压跟随电路隔离输出的时钟信号的电压值。进一步，根据运算放大器，可知：VA=VB。因此计算可得，电压跟随电路隔离输出的时钟信号的电压值VB满足：VB=R2*Von1/（R1+R2）=k1*Von1，其中k1为由第一电阻R1以及第二电阻R2生成的一常数，本领域技术人员可通过设置第一电阻R1以及第二电阻R2得到合适的k1值。因此根据上述公式可知，本电压跟随电路用于将输入的时钟信号隔离输出，以保证第一电容自举效应的有效性。

作为本发明实施例的另一种具体实施方式，如图4所示，电压拉低电路包括：第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6以及第二运算放大器U2。其中，第二运算放大器U2，其正极输入端通过连接的第三电阻R3输入参考电压VP，其负极输入端通过连接的第四电阻R4输入第一拉低电压V1和/或第二拉低电压V2，其输出端通过第五电路R5与其负极输入端相连，其输出端还与第一电容C1的第二端相连，用于输出生成的电压拉低信号OE；第六电阻R6，其一端与所述第二运算放大器U2的正极输入端相连，其另一端接地。

进一步的，为了便于描述电压拉低电路，将第二运算放大器U2的正极输入端定义为C点，将第二运算放大器U2的负极输入端定义为D点，将第二运算放大器U2的输出端定义为E点。根据运算放大器电路的计算公式可以得到：（VP-VC）/R3=VC/R6，（V1-VD）/R4=（VD-VE）/R5（以向第二运算放大器U2输入第一拉低电压V1时刻为例），其中VP为参考电压，VE为生成的电压拉低信号OE的电压值。进一步的，根据运算放大器可知：VC=VD。因此计算可得，电压拉低电路输出到第一电容第二端的电压VE满足：VE=（R4+R5）*R6*VP/[R4*（R3+R6）]-V1*（R5/R4）=k2*VP-k3*V1，其中k2为由第三电阻R3、第四电阻R4、第五电阻R5以及第六电阻R6生成的一常数，k3为由第四电阻R4以及第五电阻R5生成的一常数，本领域技术人员可通过设置第三电阻R3、第四电阻R4、第五电阻R5以及第六电阻R6得到合适的k2、k3值。因此根据上述公式可以得到，电压拉低信号OE的电压值VE与参考电压VP以及第一拉低电压V1之间的对应关系。同样道理，也可得到电压拉低信号OE的电压值VE与第二拉低电压V2之间的对应关系。由此，通过第一电压V1和/或第二拉低电压V2得到了电压拉低信号OE。此外，对于非电压拉低时刻而言，可将拉低电压的电压值看做为0，此时电压拉低信号的电压值VE=k2*VP，在此不做赘述。

进一步的，作为本发明实施例的另一种具体实施方式，结合图3与图4，当时钟信号生成电路包括如图5所示电路结构时，对于第一电容C1而言，第一电容C1的第一端接收电压跟随电路输出的时钟信号CLK，该时钟信号CLK的电压值为VB；第一电容C1的第二端接收电压拉低电路输出的电压拉低信号OE，该电压拉低信号OE的电压值为VE。根据电压拉低信号OE以及时钟信号CLK，调制生成多阶时钟信号MLC，其电压值为VOUT。需要说明的是，根据电容的自举效应，当第一电容C1第二端接收的电压拉低信号电压值VE降低时，举例来说：对应时钟信号上升沿的第一时间t1内的第一拉低电压V1，根据上述电压拉低信号电压值VE与第一拉低电压V1的关系，在第一时间t1内电压拉低信号电压值VE会下降k3*V1（相比于非拉低时刻的电压值）。而第一电容C1两端电压差要保持不变，因此对应在第一时间t1内时钟信号的电压值也被拉低了k3*V1。同样道理，对应时钟信号下降沿的第二时间t2内的第二拉低电压V2，根据上述电压拉低信号电压值VE与第二拉低电压V2的关系，在第二时间t2内电压拉低信号电压值VE会下降k3*V2（相比于非拉低时刻的电压值）。因此进一步的，在第二时间t2内时钟信号的电压值也被拉低了k3*V2。而对于第一时间t1以及第二时间t2之外的时刻而言，由于没有拉低电压的影响（需要说明的是，可将非电压拉低时刻内的拉低电压看做0），第一电容C1不会对时钟信号电压值产生拉低动作。至此，受到拉低电压的影响，第一电容将时钟信号CLK调制成了多阶时钟信号MLC，从而形成了图1所示的多阶时钟信号MLC的波形。

至此，完成了利用拉低电压信号将时钟信号调制成多阶时钟信号的过程。

再一方面，本发明实施例还提供了一种栅极驱动电路，所述栅极驱动电路包括了上述实施例中的时钟信号生成电路。其中，时钟信号生成电路的电路结构以及工作过程同上述实施例，在此不再赘述。另外，栅极驱动电路的其他部分的结构可以参考现有技术，对此本文不再详细描述。

本发明的实施例提供一种时钟信号生成方法及生成电路、栅极驱动电路，该生成方法接收一时钟信号以及电压拉低信号，利用电压拉低信号中包括的在时钟信号上升沿的第一时间内拉低时钟信号电压值的第一拉低电压和/或在时钟信号下降沿的第二时间内拉低时钟信号电压值的第二拉低电压，将时钟信号调制成为多阶时钟信号，从而降低利用该时钟信号生成方法的显示装置的功耗；另一方面，通过生成多阶时钟信号，降低时钟信号对其他信号的干扰。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (4)

1.一种时钟信号生成电路，其特征在于，包括：

第一电容；

与所述第一电容的第一端相连接的电压跟随电路，所述电压跟随电路用于接收一时钟信号并将所述时钟信号隔离输出；

与所述第一电容的第二端相连接的电压拉低电路，所述电压拉低电路用于生成电压拉低信号，通过第一拉低电压和/或第二拉低电压得到所述电压拉低信号，所述第一拉低电压用于在所述时钟信号上升沿的第一时间内拉低所述时钟信号的电压值，所述第二拉低电压用于在所述时钟信号下降沿的第二时间内拉低所述时钟信号的电压值；

所述第一电容的第一端还与所述时钟信号生成电路的输出端相连接，根据所述电压拉低信号，将所述时钟信号调制成多阶时钟信号。

2.根据权利要求1所述的时钟信号生成电路，其特征在于，所述电压跟随电路包括：

第一运算放大器，其正极输入端通过连接的第一电阻输入所述时钟信号，其负极输入端与其输出端相连，其输出端与所述第一电容的第一端相连，用于将所述时钟信号隔离输出；

第二电阻，其一端与所述第一运算放大器的正极输入端相连，其另一端接地。

3.根据权利要求1所述的时钟信号生成电路，其特征在于，所述电压拉低电路包括：

第二运算放大器，其正极输入端通过连接的第三电阻输入参考电压，其负极输入端通过连接的第四电阻输入所述第一拉低电压和/或所述第二拉低电压，其输出端通过第五电阻与其负极输入端相连，其输出端还与所述第一电容的第二端相连，用于输出所述电压拉低信号；

第六电阻，其一端与所述第二运算放大器的正极输入端相连，其另一端接地。

4.一种栅极驱动电路，其特征在于，包括如权利要求1～3任一项所述的时钟信号生成电路。