CN103456785A

CN103456785A - 半导体结构及其制作工艺

Info

Publication number: CN103456785A
Application number: CN2012101770974A
Authority: CN
Inventors: 江振国; 林俊贤
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2012-05-31
Filing date: 2012-05-31
Publication date: 2013-12-18
Anticipated expiration: 2032-05-31
Also published as: CN103456785B

Abstract

本发明公开一种半导体结构及其制作工艺，该半导体结构包含有一堆叠的金属氧化层位于一基底上，其中堆叠的金属氧化层由上至下包含一第一金属氧化层、一第二金属氧化层以及一第三金属氧化层，且第二金属氧化层的带隙（energy bandgap）小于第一金属氧化层以及第三金属氧化层的带隙；或者，包含有一金属氧化层位于一基底上，其中金属氧化层的带隙沿着垂直基底表面的方向改变。此外，本发明也提供一种半导体制作工艺用以形成上述结构。

Description

半导体结构及其制作工艺

技术领域

本发明涉及一种半导体结构及其制作工艺，且特别是涉及一种半导体结构及其制作工艺，其形成一金属氧化层，具有一带隙沿着垂直基底表面的方向改变。

背景技术

在现有半导体产业中，多晶硅广泛地应用于半导体元件如金氧半导体(metal-oxide-semiconductor，MOS)晶体管中，作为标准的栅极填充材料选择。然而，随着MOS晶体管尺寸持续地微缩，传统多晶硅栅极因硼穿透(boronpenetration)效应导致元件效能降低，及其难以避免的空乏效应(depletioneffect)等问题，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。因此，半导体业界更尝试以新的栅极填充材料，例如利用功函数(work function)金属来取代传统的多晶硅栅极，用以作为匹配高介电常数(High-K)栅极介电层的控制电极。一般而言，高介电常数(High-K)栅极介电层由单一材料形成，而具有单一的介电常数；意即，单一的带隙（能隙）。

发明内容

本发明的目的在于提供一种半导体结构及其制作工艺，其形成一金属氧化层，而此金属氧化层的带隙沿着垂直基底表面的方向改变，且此金属氧化层的带隙的分布可由制作工艺的通入成分调整。

为达上述目的，本发明提供一种半导体结构，包含有一堆叠的金属氧化层位于一基底上，其中堆叠的金属氧化层由上至下包含一第一金属氧化层、一第二金属氧化层以及一第三金属氧化层，且第二金属氧化层的带隙小于第一金属氧化层以及第三金属氧化层的带隙。

本发明提供一种半导体结构，包含有一金属氧化层位于一基底上，其中金属氧化层的带隙沿着垂直基底表面的方向改变。

本发明提供一种半导体制作工艺，包含有下述步骤。进行一原子层沉积（Atomic Layer Deposition,ALD）制作工艺，依序通入不同前驱物形成一第一金属氧化层、一第二金属氧化层以及一第三金属氧化层于一基底上，以形成一堆叠的金属氧化层，其中第二金属氧化层的带隙小于第一金属氧化层以及第三金属氧化层的带隙。

本发明提供一种半导体制作工艺，包含有下述步骤。进行一原子层沉积（Atomic Layer Deposition,ALD）制作工艺，同时通入两种以上的前驱物形成一金属氧化层位于一基底上，其中金属氧化层的带隙沿着垂直基底表面的方向改变。

基于上述，本发明提出一种半导体结构及其制作工艺，其形成一金属氧化层，而此金属氧化层的带隙沿着垂直基底表面的方向改变。更进一步而言，此金属氧化层可为一堆叠的金属氧化层，由进行一依序通入不同前驱物的原子层沉积（Atomic Layer Deposition,ALD）制作工艺所形成，其由上而下包含一第一金属氧化层、一第二金属氧化层以及一第三金属氧化层，其中第二金属氧化层的带隙小于第一金属氧化层以及第三金属氧化层的带隙；或者，此金属氧化层可由进行一同时通入两种以上的前驱物的原子层沉积（AtomicLayer Deposition,ALD）制作工艺所形成，以使此金属氧化层的带隙沿着垂直基底表面的方向改变。如此一来，此金属氧化层可增加其所形成的元件的可靠度，并防止漏电。

附图说明

图1-图6为本发明一第一实施例的半导体制作工艺的剖面示意图；

图7-图10为本发明一第二实施例的半导体制作工艺的剖面示意图；

图11A及图11B分别为本发明第一实施例及第二实施例的金属氧化层的介电常数对于距基底的距离的曲线图。

主要元件符号说明

10：绝缘结构

110、210：基底

120：缓冲层

120’、220：图案化的缓冲层

130：堆叠的金属氧化层

130’：图案化的堆叠的金属氧化层

132：第一金属氧化层

134：第二金属氧化层

136：第三金属氧化层

140、240：阻障层

140’：图案化的阻障层

150、250：图案化的牺牲电极层

160、260：间隙壁

170、270：源/漏极区

180、280：层间介电层

192、292：功函数金属层

194、294：低电阻率材料

230：金属氧化层

C：中心线

d：方向

G、g：栅极结构

M：金属栅极

R、r：凹槽

S 1、S2：表面

X、Y、Y2：距离

X1、X2-X1、X3-X2、Y1：厚度

具体实施方式

本发明所提供的半导体制作工艺，可适用于前栅极（Gate-First）制作工艺、前置高介电常数后栅极（Gate-Last for High-K First）制作工艺、后置高介电常数后栅极（Gate-Last for High-K Last）制作工艺等，以下将提出两个实施例，其中第一实施例用于前置高介电常数后栅极（Gate-Last for High-KFirst）制作工艺，而第二实施例用于后置高介电常数后栅极（Gate-Last forHigh-K Last）制作工艺，但此两个实施例仅为本发明的两个实施态样，亦即第一实施例也可应用于后置高介电常数后栅极（Gate-Last for High-K Last）制作工艺或者第二实施例也可应用于前置高介电常数后栅极（Gate-Last forHigh-K First）制作工艺等，或搭配选用于其他半导体制作工艺。再者，以下实施例以平面MOS晶体管为例，但本发明也可应用于鳍状场效晶体管（Fin-shaped field effect transistor,FinFET）等其他三栅极场效晶体管(tri-gateMOSFET)。

图1-图6绘示本发明一第一实施例的半导体制作工艺的剖面示意图。如图1所示，首先，提供一基底110。基底110例如是一硅基底、一含硅基底、一三五族覆硅基底(例如GaN-on-silicon)、一石墨烯覆硅基底(graphene-on-silicon)或一硅覆绝缘(silicon-on-insulator，SOI)基底等半导体基底。接着，可在基底110中形成一绝缘结构10，以电性绝缘各晶体管。绝缘结构10例如为一浅沟隔离（shallow trench isolation,STI）结构，其例如以浅沟隔离制作工艺形成，详细形成方法为本领域所熟知故不再赘述，但本发明不以此为限。接续，选择性地形成一缓冲层120覆盖基底110。缓冲层可为一氧化层，其例如以热氧化制作工艺或化学氧化制作工艺形成，但本发明不以此为限。

如图2所示，形成一堆叠的金属氧化层130于缓冲层120上。然后，选择性地形成一阻障层140于堆叠的金属氧化层130上。在本实例中，以一原子层沉积（Atomic Layer Deposition,ALD）制作工艺形成堆叠的金属氧化层130。更进一步而言，堆叠的金属氧化层130可包含一第一金属氧化层132、一第二金属氧化层134以及一第三金属氧化层136于基底110上，而此第一金属氧化层132、一第二金属氧化层134以及第三金属氧化层136是在进行原子层沉积（Atomic Layer Deposition,ALD）制作工艺期间，依序且分别通入不同前驱物所形成，其中第二金属氧化层134的带隙（energy bandgap）小于第一金属氧化层132以及第三金属氧化层136的带隙。在一实施例中，可先通入四氯化铪（HfCl₄）及水（H₂O）的前驱物形成一氧化铪层，再通入四氯化锆（ZrCl4）及水（H2O）的前驱物形成一氧化锆层，而后通入四氯化铪（HfCl₄）及水（H₂O）的前驱物形成一氧化铪层，以此形成堆叠的金属氧化层130，但本发明不以此为限。如此一来，由于加入第二金属氧化层134于第一金属氧化层132以及第三金属氧化层136之间，且第二金属氧化层134的带隙小于第一金属氧化层132以及第三金属氧化层136的带隙，因此本发明可有效增加其后续所形成的晶体管等半导体元件的可靠度，例如介电材随时间崩溃的可靠度（TDDB,Time Dependent Dielectric Breakdown)，以及降低等效氧化层密度（equivalent oxide thickness,EOT）。再者，本发明特别将所加入的第二金属氧化层134设计位于第一金属氧化层132以及第三金属氧化层136之间，使具有较小的带隙的第二金属氧化层134不会接触基底110、缓冲层120或阻障层140，因此可避免带隙较小的材质接触基底110或缓冲层120，或者接触位于堆叠的金属氧化层130的上方的阻障层140等金属材料时，所导致漏电的问题。

更进一步而言，第一金属氧化层132以及第三金属氧化层136具有相同厚度，以避免第二金属氧化层134太接近基底110、缓冲层120或阻障层140，而导致漏电。具体而言，当本发明的堆叠的金属氧化层130如为形成一NMOS晶体管的栅极介电层，则较佳将第一金属氧化层132的厚度设计为小于第三金属氧化层136的厚度，使第二金属氧化层134远离基底110，防止因第二金属氧化层134具有较大的介电常数而具有较小的带隙，而将电子捕陷于其中，又太接近基底110，导致漏电至基底110。相对地，当本发明的堆叠的金属氧化层130如为形成一PMOS晶体管的栅极介电层，则较佳将第一金属氧化层132的厚度设计为大于第三金属氧化层136的厚度，使第二金属氧化层134远离其上的阻障层140等金属材料，而防止因第二金属氧化层134具有较大的介电常数而具有较小的带隙，而将空穴捕捉于其中，又太接近阻障层140等金属材料，导致漏电至阻障层140等金属材料。换言之，对于一CMOS晶体管而言，位于NMOS晶体管中的第二金属氧化层134较佳为较位于PMOS晶体管中的第二金属氧化层134远离基底110。意即，位于NMOS晶体管中的第三金属氧化层136的厚度较佳为大于位于PMOS晶体管中的第三金属氧化层136的厚度。

在本实例中，第一金属氧化层132以及第三金属氧化层136由同一材料所组成，但本发明不以此为限。举例而言，第二金属氧化层134可为一氧化锆层，而第一金属氧化层132以及第三金属氧化层136为一氧化铪层，但本发明不以此为限。当然，第一金属氧化层132、第二金属氧化层134以及第三金属氧化层136可选自氧化铪(hafnium oxide，HfO₂)、硅酸铪氧化合物(hafnium silicon oxide，HfSiO₄)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al₂O₃)、氧化镧(lanthanum oxide，La₂O₃)、氧化钽(tantalum oxide，Ta₂O₅)、氧化钇(yttrium oxide，Y₂O₃)、氧化锆(zirconiumoxide，ZrO₂)、钛酸锶（strontium titanate oxide，SrTiO₃）、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO₄)、锆酸铪(hafnium zirconium oxide，HfZrO₄)、锶铋钽氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、锆钛酸铅(leadzirconate titanate,PbZr_xTi_1-xO₃,PZT)与钛酸钡锶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所组成的群组。例如，氧化镧(lanthanum oxide，La₂O₃)或氧化钛（titanium oxide,TiO₂）的介电常数大于氧化铪的介电常数，因而氧化镧(lanthanum oxide，La₂O₃)或氧化钛（titanium oxide,TiO₂）的带隙小于氧化铪的带隙，因此于其他实施例中也可选用此二者取代氧化锆等。阻障层140可为钛、氮化钛、钽、氮化钽组成，以避免金属原子扩散。

更进一步而言，第一金属氧化层132、第二金属氧化层134以及第三金属氧化层136所选的材料层，在经过热退火制作工艺后的带隙值会改变，而各材料层的改变程度不尽相同，视该材料层的材料特性而定。例如，氧化锆层及氧化铪层在经过热退火制作工艺后的带隙值会改变，尤其是氧化锆层在热退火制作工艺后的带隙值的变化幅度会大于氧化铪层在热退火制作工艺后的带隙值。因此，可通过调整热退火制作工艺的制作工艺参数以调变第一金属氧化层132、第二金属氧化层134以及第三金属氧化层136的带隙值，而本发明所述的带隙值则为经由热退火制作工艺后的调变后的带隙值。

接着，如图3所示，形成一牺牲电极层（未绘示）于阻障层140上。依序图案化牺牲电极层（未绘示）、阻障层140、堆叠的金属氧化层130以及缓冲层120，以形成一图案化的缓冲层120’、一图案化的堆叠的金属氧化层130’、一图案化的阻障层140’以及一图案化的牺牲电极层150，而形成一栅极结构G。

如图4所示，形成一间隙壁160于栅极结构G侧边的基底110上，以进行一离子注入制作工艺，自动对准地形成一源/漏极区170。当然，在形成间隙壁160之前，可先选择性地形成一间隙壁（未绘示）于栅极结构G侧边的基底110上，以进行一轻掺杂离子注入制作工艺，自动对准地形成一轻掺杂源/漏极区（未绘示）。接着，形成一层间介电层（未绘示）覆盖栅极结构G、间隙壁160及基底110，并将层间介电层（未绘示）平坦化而形成一层间介电层180。间隙壁160例如是以氮化硅或氧化硅等材质所组成的单层或多层复合结构。层间介电层180可包含为氧化物组成，但本发明不以此为限。

随后，例如以蚀刻制作工艺移除图案化的牺牲电极层150。

如图5所示，暴露出图案化的阻障层140’，形成一凹槽R。然后，如图6所示，依序形成一功函数金属层（未绘示）以及一低电阻率材料（未绘示）覆盖凹槽R以及层间介电层180，再将功函数金属层（未绘示）以及一低电阻率材料（未绘示）图案化而形成一功函数金属层192以及一低电阻率材料194于凹槽R中，如此完成金属栅极M的制作。功函数金属层192，为一满足晶体管所需功函数要求的金属，其可为单层结构或复合层结构，例如氮化钛(titanium nitride，TiN)、碳化钛(titanium carbide，TiC)、氮化钽(tantalumnitride，TaN)、碳化钽(tantalum carbide，TaC)、碳化钨(tungsten carbide，WC)、铝化钛(titanium aluminide,TiAl)或氮化铝钛(aluminum titanium nitride，TiAlN)等。低电阻率材料194可为铝、钨、钛铝合金(TiAl)或钴钨磷化物(cobalttungsten phosphide，CoWP)等低电阻材料所构成。此外，功函数金属层192与低电阻率材料194之间可另选择性形成一阻障层。

本实施例搭配一前置高介电常数后栅极（Gate-Last for High-K First）制作工艺，因此本实施例的图案化的缓冲层120’、图案化的堆叠的金属氧化层130’以及图案化的阻障层140’具有一「一字形」的剖面结构，而功函数金属层192则具有一「U字形」的剖面结构。

再者，本实施例的堆叠的金属氧化层130由不同材质的第一金属氧化层132、第二金属氧化层134以及第三金属氧化层136所组成，因此堆叠的金属氧化层130的带隙对于距基底110的距离X的曲线为一不连续曲线。如图11A所示，其绘示堆叠的金属氧化层130的介电常数对于距基底的距离的曲线图。然而，介电常数与带隙呈一相对关系，即介电常数越大则带隙越小。此时第一金属氧化层132的厚度为X1，第二金属氧化层134的厚度为X2-X1，而第三金属氧化层136的厚度为X3-X2。在第一金属氧化层132与第二金属氧化层134的交界处（X1处）以及第二金属氧化层134与第三金属氧化层136的交界处（X2处）皆会有介电常数值断层（意即带隙值的断层），而形成一堆叠的金属氧化层130的带隙对于距基底110的距离X的一不连续曲线。

然而，此不连续曲线会因为带隙在各金属氧化层（132,134,136）的交界处骤变，而在第二金属氧化层134产生量子阱，补陷电子或空穴，因此以下再提出具有金属氧化层的带隙对于距基底的距离为一连续曲线的金属氧化层230。

图7-图10绘示本发明一第二实施例的半导体制作工艺的剖面示意图。如图7所示，在一基底210中形成一绝缘结构10，以电性绝缘各晶体管。依序形成一缓冲层（未绘示）以及一牺牲电极层（未绘示）于基底210上，并图案化牺牲电极层（未绘示）以及缓冲层（未绘示），形成一图案化的缓冲层220以及一图案化的牺牲电极层250，而形成一栅极结构g。然后，形成一间隙壁260于栅极结构g侧边的基底110上。如图8所示，进行一离子注入制作工艺，自动对准地形成一源/漏极区270。形成一层间介电层（未绘示）覆盖栅极结构g、间隙壁260及基底210，并将层间介电层（未绘示）平坦化而形成一层间介电层280。移除图案化的牺牲电极层250，暴露图案化的缓冲层220，形成凹槽r。可选择性地移除图案化的缓冲层220并重新形成一新的缓冲层。

如图9所示，形成一金属氧化层230覆盖凹槽r以及层间介电层280。然后，选择性形成一阻障层240覆盖金属氧化层230。本实例中，是以一原子层沉积（Atomic Layer Deposition,ALD）制作工艺形成金属氧化层230，其方法可为同时通入两种以上的前驱物，以形成金属氧化层230，而此金属氧化层230的带隙是沿着垂直基底210表面S2的方向d改变。举例而言，金属氧化层230可包含由Hf_xZr_yO₂组成，而其中的Hf、Zr、或O的相对比例是随着进行原子层沉积（Atomic Layer Deposition,ALD）制作工艺期间所通入的各前驱物的比例而定。在一实施例中，可同时通入四氯化铪（HfCl₄）、四氯化锆（ZrCl4）及水（H₂O）的前驱物，通过通入四氯化铪（HfCl₄）及四氯化锆（ZrCl4）的比例，形成所需的氧化锆铪（Hf_xZr_yO₂）层。当然，金属氧化层230可选自氧化铪(hafnium oxide，HfO₂)、硅酸铪氧化合物(hafniumsilicon oxide，HfSiO₄)、硅酸铪氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化铝(aluminum oxide，Al₂O₃)、氧化镧(lanthanum oxide，La₂O₃)、氧化钽(tantalum oxide，Ta₂O₅)、氧化钇(yttrium oxide，Y₂O₃)、氧化锆(zirconiumoxide，ZrO₂)、钛酸锶（strontium titanate oxide，SrTiO₃）、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO₄)、锆酸铪(hafnium zirconium oxide，HfZrO₄)、锶铋钽氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、锆钛酸铅(leadzirconate titanate,PbZr_xTi_1-xO₃,PZT)与钛酸钡锶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)掺杂其他杂质或金属所组成的群组，其各成分的分布是沿着垂直基底210表面S2的方向d改变。例如，金属氧化层230可包含由Hf_xLa_yO₂或者Hf_xTi_yO₂组成等。阻障层240可为钛、氮化钛、钽、氮化钽组成，以避免金属原子扩散，但本发明不以此为限。

如此一来，本实施例不仅有前述第一实施例的优点：有效增加后续所形成的晶体管等半导体元件的可靠度，例如介电材随时间崩溃的可靠度（TDDB,Time Dependent Dielectric Breakdown)，降低等效氧化层密度（equivalent oxidethickness,EOT），以及防止漏电，且由于其金属氧化层230中的成分可通过调整所通入的各前驱物的量而做平缓的改变，使金属氧化层230中的带隙的大小值相对于距基底210的距离的关系为一连续曲线，而可进一步避免因带隙的骤变，产生量子阱而补陷电子或空穴的问题，因此较第一实施例更能改善漏电。

更进一步而言，金属氧化层230的带隙的相对最小值不在金属氧化层230的两端，以避免金属氧化层230与基底210、图案化的缓冲层220或阻障层240的接触位置补陷电荷，而产生漏电。具体而言，可将金属氧化层230的带隙的相对最小值位于金属氧化层230的一中心线C，其中此中心线C平行金属氧化层230下方的材料层（例如基底210、间隙壁260以及层间介电层280）的表面S2，以使金属氧化层230的带隙的相对最小值尽可能远离基底210、图案化的缓冲层220及阻障层240。另外，当本发明的金属氧化层230为形成一NMOS晶体管的栅极介电层，则较佳将金属氧化层230的带隙的相对最小值设计为较金属氧化层230的中心线C更远离基底210，防止因金属氧化层230中较大的带隙部分接触或接近基底210，造成局部较小的带隙区域捕捉电子，导致漏电至基底210。相对地，当本发明的金属氧化层230为形成一PMOS晶体管的栅极介电层，则较佳将金属氧化层230的带隙的相对最小值设计为较金属氧化层230的中心线C更接近基底210，使金属氧化层230远离其上的阻障层240等金属材料，而防止因金属氧化层230中较大的带隙部分接触或接近阻障层240等金属材料，造成局部较小的带隙区域捕捉空穴，导致漏电至阻障层240等金属材料。

如图10所示，依序形成一功函数金属层292以及一低电阻率材料294覆盖凹槽r以及层间介电层280，再将功函数金属层292以及低电阻率材料294图案化而形成金属栅极（未绘示）。此外，功函数金属层292与低电阻率材料294之间可另选择性形成一阻障层。

本实施例是搭配一前置缓冲层后置高介电常数后栅极（Gate-Last forHigh-K Last,Buffer Layer First）制作工艺，因此本实施例的图案化的缓冲层220具有一「一字形」的剖面结构，而金属氧化层230、阻障层240以及功函数金属层292则具有一「U字形」的剖面结构。此外，本实施例的金属氧化层230的介电常数对于距基底210的距离Y为一连续曲线。如图11B所示，其绘示堆叠的金属氧化层230的介电常数对于距基底的距离的曲线图。然，介电常数与带隙呈一相对关系，即介电常数越大则带隙越小。此时，金属氧化层230的厚度为Y1，金属氧化层230内部在距基底210的距离为Y2的位置具有最大的介电常数值，意即最小的带隙值。

承上，虽然第一实施例采用前置高介电常数后栅极（Gate-Last for High-KFirst）制作工艺，并搭配三层金属氧化层的结构但其也可以搭配第二实施例的渐层金属氧化层；虽然第二实施例采用后置高介电常数后栅极（Gate-Last for High-K Last）制作工艺，并搭配渐层金属氧化层的结构但其也可以搭配第一实施例的三层金属氧化层的结构。

综上所述，本发明提出一种半导体结构及其制作工艺，其形成一金属氧化层，而此金属氧化层的带隙沿着垂直基底表面的方向改变。更进一步而言，此金属氧化层可为一堆叠的金属氧化层，由进行一依序通入不同前驱物的原子层沉积（Atomic Layer Deposition,ALD）制作工艺所形成，其由上而下包含一第一金属氧化层、一第二金属氧化层以及一第三金属氧化层，其中第二金属氧化层的带隙小于第一金属氧化层以及第三金属氧化层的带隙；或者，此金属氧化层可为进行一同时通入两种以上的前驱物的原子层沉积（AtomicLayer Deposition,ALD）制作工艺所形成，使此金属氧化层的带隙沿着垂直基底表面的方向改变。如此一来，本发明所形成的金属氧化层可增加其所形成的元件的可靠度、降低等效氧化层密度（equivalent oxide thickness,EOT）并防止漏电。

详细而言，如为一堆叠的金属氧化层，其第一氧化层的厚度可设计为等于第三氧化层的厚度，使二者所夹的第二氧化层位于堆叠的金属氧化层的中间，避免第二氧化层太接近于基底或阻障层等。另外，如为形成一NMOS晶体管的栅极介电层，可将第一氧化层的厚度设计为小于第三氧化层的厚度，以使第二氧化层偏离基底而防止向下漏电至基底。或者，如为形成一PMOS晶体管的栅极介电层，可将第一氧化层的厚度设计为大于第三氧化层的厚度，以使第二氧化层偏离阻障层而防止向上漏电至阻障层。

如为一具有渐变的带隙的金属氧化层，是不将金属氧化层的带隙的相对最小值设计于金属氧化层的两端，以避免漏电至金属氧化层两端的结构。较佳而言，可将金属氧化层的带隙的相对最小值设于金属氧化层的中心线。再者，如为形成一NMOS晶体管的栅极介电层，可将金属氧化层的带隙的相对最小值设计为较金属氧化层的中心线远离基底，以防止向下漏电至基底。或者，如为形成一PMOS晶体管的栅极介电层，可将金属氧化层的带隙的相对最小值设计为较金属氧化层的中心线接近基底，以防止向上漏电至阻障层。

以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种半导体结构，包含有：

堆叠的金属氧化层位于一基底上，其中该堆叠的金属氧化层由上至下包含第一金属氧化层、第二金属氧化层以及第三金属氧化层，且该第二金属氧化层的带隙（energy bandgap）小于该第一金属氧化层以及该第三金属氧化层的带隙。

2.如权利要求1所述的半导体结构，其中该第一金属氧化层以及该第三金属氧化层包含相同材料。

3.如权利要求1所述的半导体结构，其中该第一金属氧化层以及该第三金属氧化层为一氧化铪层，而该第二金属氧化层为氧化锆层。

4.如权利要求1所述的半导体结构，其中该第一金属氧化层以及该第三金属氧化层具有相同厚度。

5.如权利要求1所述的半导体结构，还包含阻障层，位于该第一金属氧化层上。

6.如权利要求1所述的半导体结构，其中该第一金属氧化层的厚度小于该第三金属氧化层的厚度，适于形成一NMOS晶体管的栅极介电层。

7.如权利要求1所述的半导体结构，其中该第一金属氧化层的厚度大于该第三金属氧化层的厚度，适于形成一PMOS晶体管的栅极介电层。

8.如权利要求1所述的半导体结构，还包含缓冲层，位于该第三金属氧化层以及该基底之间。

9.一种半导体结构，包含有：

金属氧化层位于一基底上，其中该金属氧化层的带隙沿着垂直该基底表面的方向改变。

10.如权利要求9所述的半导体结构，其中该金属氧化层包含Hf_xZr_yO₂。

11.如权利要求9所述的半导体结构，其中该金属氧化层的带隙不为一定值，该带隙的大小相对于距该基底的距离的关系为一连续曲线。

12.如权利要求9所述的半导体结构，其中该金属氧化层的带隙对于距该基底的距离的曲线为一不连续曲线。

13.如权利要求9所述的半导体结构，其中该金属氧化层的带隙的相对最小值不在该金属氧化层的两端。

14.如权利要求9所述的半导体结构，其中该金属氧化层的带隙的相对最小值位于该金属氧化层的一中心线，其平行该基底的表面。

15.如权利要求9所述的半导体结构，其中该金属氧化层的带隙的相对最小值较该金属氧化层的一中心线远离该基底，以适于形成一NMOS晶体管的栅极介电层，其中该金属氧化层的中心线平行该基底的表面。

16.如权利要求9所述的半导体结构，其中该金属氧化层的带隙的相对最小值较该金属氧化层的一中心线接近该基底，以适于形成一PMOS晶体管的栅极介电层，其中该金属氧化层的中心线平行该基底的表面。

17.如权利要求9所述的半导体结构，还包含阻障层，位于该金属氧化层上。

18.如权利要求9所述的半导体结构，还包含缓冲层，位于该金属氧化层以及该基底之间。

19.一种半导体制作工艺，包含有：

进行一原子层沉积（Atomic Layer Deposition,ALD）制作工艺，依序通入不同前驱物形成一第一金属氧化层、一第二金属氧化层以及一第三金属氧化层于一基底上，以形成一堆叠的金属氧化层，其中该第二金属氧化层的带隙小于该第一金属氧化层以及该第三金属氧化层的带隙。

20.如权利要求19所述的半导体制作工艺，其中该第一金属氧化层以及该第三金属氧化层由同一材料组成。

21.如权利要求19所述的半导体制作工艺，其中该第一金属氧化层以及该第三金属氧化层为二氧化铪层，而该第二金属氧化层为二氧化锆层。

22.如权利要求19所述的半导体制作工艺，其中该第一金属氧化层以及该第三金属氧化层具有相同厚度。

23.如权利要求19所述的半导体制作工艺，其中该第一金属氧化层的厚度小于该第三金属氧化层的厚度，适于形成一NMOS晶体管的栅极介电层。

24.如权利要求19所述的半导体制作工艺，其中该第一金属氧化层的厚度大于该第三金属氧化层的厚度，适于形成一PMOS晶体管的栅极介电层。

25.一种半导体制作工艺，包含有：

进行一原子层沉积（Atomic Layer Deposition,ALD）制作工艺，同时通入两种以上的前驱物形成一金属氧化层位于一基底上，其中该金属氧化层的带隙沿着垂直该基底表面的方向改变。

26.如权利要求25所述的半导体制作工艺，其中该金属氧化层包含由Hf_xZr_yO₂组成。

27.如权利要求25所述的半导体制作工艺，其中该金属氧化层的带隙不为一定值，该带隙的大小相对于距该基底的距离的关系为一连续曲线。

28.如权利要求25所述的半导体制作工艺，其中该金属氧化层的带隙对于距该基底的距离的曲线为一不连续曲线。

29.如权利要求25所述的半导体制作工艺，其中该金属氧化层的带隙的相对最小值不在该金属氧化层的两端。

30.如权利要求25所述的半导体制作工艺，其中该金属氧化层的带隙的相对最小值位于该金属氧化层的一中心线，其平行该基底的表面。

31.如权利要求25所述的半导体制作工艺，其中该金属氧化层的带隙的相对最小值较该金属氧化层的一中心线更远离该基底，以适于形成一NMOS晶体管的栅极介电层，其中该金属氧化层的中心线平行该基底的表面。

32.如权利要求25所述的半导体制作工艺，其中该金属氧化层的带隙的相对最小值较该金属氧化层的一中心线更接近该基底，以适于形成一PMOS晶体管的栅极介电层，其中该金属氧化层的中心线平行该基底的表面。