CN103412604A - 金属氧化物半导体晶体管基准电压源 - Google Patents

Abstract

本发明涉及集成电路设计领域。本发明公开了一种金属氧化物半导体晶体管基准电压源，其电路结构包括：8个NMOS管（MN1～MN8）和14个PMOS管（MP1～MP14），整个电路中没有电阻和BJT。本发明利用正温度系数电压和阈值电压的叠加，产生基准电压。通过选择合适的金属氧化物半导体晶体管结构尺寸，降低基准电压的温度系数。本发明无需双极性晶体管和电阻等器件，具有结构简单、功耗较小，节约芯片面积，与CMOS工艺完全兼容的优点。本发明减小了衬底噪声耦合的影响，并且由于部分支路工作在亚阈值工作区，减小了功耗。

Description

金属氧化物半导体晶体管基准电压源

技术领域

本发明涉及集成电路设计领域，特别涉及一种金属氧化物半导体晶体管基准电压源。

背景技术

基准电压源是集成电路芯片中非常重要的单元模块电路，它为芯片中诸多功能模块提供高精度的基准电压，如振荡器、锁相环、数模转换器等电路。基准电压的稳定性直接决定着整个电路性能的优劣。为了满足电路在恶劣的外部温度环境下可以正常工作，基准电压源必须具有非常高的温度稳定性，即非常小的温度系数。

传统的带隙基准电压源的工作原理，是利用具有正温系数的热电压V_T与具有负温系数的双极型晶体管（BJT）基极发射极电压V_BE温度系数相互抵消，即基准电压V_REF=V_BE+KV_T，从而实现高温度稳定性的基准电压输出，其中系数K通过修调电阻进行校正。但是由于V_BE随温度的非线性关系，高阶温度系数导致基准电压在高温时出现较大偏差，往往需要进行复杂的高阶温度补偿设计，大大增加了电路设计难度，并且BJT的使用将增大芯片面积。文献“Zhe Zhao,Sheng-zhuan Huang,Feng Zhou,et al.A Novel CMOS Current Reference with LowTemperature Coefficient over a Large Temperature Range,ICSICT2010,415-417.”中提出了一种CMOS（Complementary Metal-Oxide-Semiconductor）基准电压源，避免使用V_BE带来的非线性问题，但是仍然需要用到电阻，而标准CMOS工艺中，电阻需要利用低阻值硅化物来实现，不仅占用较大的芯片面积，受工艺偏差影响很大，还会增大衬底噪声的耦合。

发明内容

本发明的目的是为了解决现有基准电压源存在的上述问题，提出了一种金属氧化物半导体晶体管基准电压源。

本发明解决所述技术问题，采用的技术方案是，金属氧化物半导体晶体管基准电压源，其特征在于，包括：八只NMOS管和十四只PMOS管，具体连接关系如下：

第一PMOS管、第二PMOS管、第三PMOS管、第五PMOS管、第七PMOS管、第九PMOS管以及第十一PMOS管的源端接电源电压；第一PMOS管的栅端、第一NMOS管的源端与漏端、第二NMOS管的源端、第三NMOS管的源端与漏端、第四NMOS管的源端、第五NMOS管的源端、第七NMOS管的源端、第十三PMOS管的漏端以及第八NMOS管的源端均接地电位；第一PMOS管的漏端、第二PMOS管的栅端均与第一NMOS管的栅端相连接；第二NMOS管、第四NMOS管、第五NMOS管以及第八NMOS管的栅端以及第二NMOS管和第四PMOS管的漏端均与第二PMOS管的漏端相连接；第三PMOS管的栅端和漏端均与第四PMOS管的源端相连接；第四PMOS管的栅端、第三NMOS管的栅端、第五NMOS管的漏端均与第八PMOS管的漏端相连接；第五PMOS管的漏端与第六PMOS管的源端相连接；第五PMOS管的栅端、第六PMOS管的栅端和漏端以及第四NMOS管的漏端均与第八PMOS管的栅端相连接；第七PMOS管的栅端和漏端、第九PMOS管的栅端以及第十一PMOS管的栅端均与第八PMOS管的源端相连接；第九PMOS管的漏端与第十PMOS管的源端相连接；第十一PMOS管的漏端与第十二PMOS管的源端相连接；第十PMOS管的漏端、第六NMOS管的栅端和漏端均与第七NMOS管的栅端相连接；第六NMOS管的源端、第七NMOS管的漏端均与第十三PMOS管的栅端相连接；第十三PMOS管和第十四PMOS管的源端均与第十二PMOS管的漏端相连接；第十四PMOS管的栅端与漏端以及第八NMOS管的漏端均与输出端相连接。

进一步的，所述金属氧化物半导体晶体管基准电压源制作成集成电路。

本发明的有益效果是，无需双极性晶体管和电阻等器件，具有结构简单、功耗较小，节约芯片面积，与CMOS工艺完全兼容的优点。本发明克服了传统基准电压源结构复杂、功耗较大，芯片版图面积较大，以及与CMOS兼容性差等问题，摆脱了传统基准电压源中对于电阻、双极性晶体管等器件的依赖。本发明减小了衬底噪声耦合的影响，并且由于部分支路工作在亚阈值工作区，减小了功耗。

附图说明

图1是本发明的电路图；

图2是输出电压温度曲线图。

其中：MN1～MN8分别为第一至第八NMOS管；MP1～MP14分别为第一至第十四PMOS管。NMOS管和PMOS管分别为两种金属氧化物半导体晶体管。

具体实施方式

下面结合附图和具体实施例对本发明做进一步的说明。

本发明的基准电压源，具体电路结构如图1所示，包括：8个NMOS管（MN1～MN8）和14个PMOS管（MP1～MP14）。具体连接关系如下：

MP1、MP2、MP3、MP5、MP7、MP9以及MP11的源端接电源电压VDD；MP1的栅端、MN1的源端与漏端、MN2的源端、MN3的源端与漏端、MN4的源端、MN5的源端、MN7的源端、MP13的漏端以及MN8的源端均接地电位VSS；MP1的漏端、MP2的栅端均与MN1的栅端相连接；MN2、MN4、MN5以及MN8的栅端以及MN2和MP4的漏端均与MP2的漏端相连接；MP3的栅端和漏端均与MP4的源端相连接；MP4的栅端、MN3的栅端、MN5的漏端均与MP8的漏端相连接；MP5的漏端与MP6的源端相连接；MP5的栅端、MP6的栅端和漏端以及MN4的漏端均与MP8的栅端相连接；MP7的栅端和漏端、MP9的栅端以及MP11的栅端均与MP8的源端相连接；MP9的漏端与MP10的源端相连接；MP11的漏端与MP12的源端相连接；MP10的漏端、MN6的栅端和漏端均与MN7的栅端相连接；MN6的源端、MN7的漏端均与MP13的栅端相连接；MP13和MP14的源端均与MP12的漏端相连接；MP14的栅端与漏端以及MN8的漏端均与输出端V_REF相连接。

NMOS管MN1和PMOS管MP1、MP2组成启动电路。当VDD由0开始上升时，由于MP2栅极电压较低，MP2向基准核心电路注入电流，使基准摆脱简并状态；随着MP1不断向MN1形成的MOS电容充电，MP2的栅极电压不断升高并逐渐关闭，启动结束，基准电路正常工作后该启动电路没有静态电流。

NMOS管MN2、MN3、MN4、MN5和PMOS管MP3、MP4、MP5、MP6、MP7、MP8组成阈值平方电流产生电路。其中MP5、MP6、MP7、MP8、MN4、MN5构成的电路结构生成与阈值电压成平方关系的电流。MP3、MP4、MN2、MN3构成电压箝位电路，以减小图1中A点与B点的电压差异，从而改善该电路的输出基准电压随电源VDD变化幅度，也在一定程度上改善了基准电路的PSRR（Power Supply Rejection Ratio）性能。

NMOS管MN6、MN7和PMOS管MP9、MP10组成正温度系数电压产生电路，生成与温度成正比关系的电压V_PTAT。

NMOS管MN8和PMOS管MP11、MP12、MP13、MP14组成负温度系数电压产生电路，MP13与MP14的栅源电压差即为负温度系数电压。

正温度系数电压V_PTAT作用于PMOS管MP13的栅极，MP14的漏端电压即为基准电压V_REF。

下面描述本发明具体工作原理以及推导过程：

首先，设V_DSPi为PMOS管MPi的漏源电压，V_GSPi为PMOS管MPi的栅源电压，I_DNi和I_Dpi分别为NMOS管MNi和PMOS管MPi的漏端电流，(W/L)_Pi为PMOS管MPi的宽长比，V_THP为PMOS管的阈值电压。

本发明的基准电压源中，设置MP5工作在线性区，设置MP6、MP7、MP8工作在饱和区且宽长比相同，即(W/L)_P6=(W/L)_P7=(W/L)_P8，并将其宽长比设置得足够大以保证其栅源电压等于阈值电压，即V_GSP6=V_GSP7=V_GSP8=V_THP，且设置NMOS管MN2、MN4、MN5的漏端电流为I_DN2=I_DN4=4I_DN5，则

|V_DSP5|=|V_GSP7|+|V_GSP8|-|V_GSP6|=|V_THP|    (1)

|V_GSP5|=|V_GSP7|+|V_GSP8|≈2|V_THP|    (2)

$I_{\mathrm{DP}5}=\mathrm{\μ}{C}_{\mathrm{OX}}{(W/L)}_{P5}\left[\left(\right|V_{\mathrm{GSP}5}|-|V_{\mathrm{THP}}\left|\right)\right|V_{\mathrm{DSP}5}|-\frac{1}{2}{\left|V_{\mathrm{THP}}\right|}^2]=\frac{1}{2}\mathrm{\μ}{C}_{\mathrm{OX}}{(W/L)}_{P5}{\left|V_{\mathrm{THP}}\right|}^2---\left(3\right)$

$I_{\mathrm{DP}7}=\frac{1}{4}{I}_{\mathrm{DP}5}=\frac{1}{8}\mathrm{\μ}{C}_{\mathrm{OX}}{(W/L)}_{P5}{\left|V_{\mathrm{TYHP}}\right|}^2---\left(4\right)$

其中，u为载流子迁移率，C_OX为单位面积栅氧化物电容。

设置MN6、MN7工作在亚阈值区，则

$V_{\mathrm{PTAT}}=V_{\mathrm{DSMN}5}-V_{\mathrm{GSMN}4}=n{V}_T\ln [{\left(\frac{W}{L}\right)}_{N7}/{\left(\frac{W}{L}\right)}_{N6}=n\frac{\mathrm{kT}}{q}\ln [{\left(\frac{W}{L}\right)}_{N7}/{\left(\frac{W}{L}\right)}_{N6}]---\left(5\right)$

其中，V_T为热电压，且V_T=kT/q，n为一个与偏置电压相关的参数，k为波尔兹曼常数，q为电子的电量。

设置MP13、MP14工作在饱和区，且设置I_DN8=mI_DN5，I_DP11=2mI_DN5则其栅源电压差为

${\mathrm{\ΔV}}_{\mathrm{SG}}=\frac{1}{2}\left|V_{\mathrm{THP}}\right|\sqrt{m}(\sqrt{{\left(\frac{W}{L}\right)}_{P5}/{\left(\frac{W}{L}\right)}_{P13}}-\sqrt{{\left(\frac{W}{L}\right)}_{P5}/{\left(\frac{W}{L}\right)}_{p14}})---\left(16\right)$

其中，|V_THP|=|V_THP(T₀)|-α_VT(T-T₀)，α_VT为阈值电压温度系数的绝对值。

最终，可以得到输出基准电压为：

V_REF=V_PTAT+ΔV_SG=AT+B    (7)

其中，

$A=n\frac{k}{q}\ln [{\left(\frac{W}{L}\right)}_{N7}/{\left(\frac{W}{L}\right)}_{N6}]-\frac{1}{2}{\mathrm{\α}}_{\mathrm{VT}}\sqrt{K}(\sqrt{{\left(\frac{W}{L}\right)}_{P5}/{\left(\frac{W}{L}\right)}_{P13}}-\sqrt{{\left(\frac{W}{L}\right)}_{P5}/{\left(\frac{W}{L}\right)}_{P14}})---\left(8\right)$

$B=\frac{1}{2}\sqrt{K}(\sqrt{{\left(\frac{W}{L}\right)}_{P5}/{\left(\frac{W}{L}\right)}_{P13}}-\sqrt{{\left(\frac{W}{L}\right)}_{P5}/{\left(\frac{W}{L}\right)}_{P14}})\left[\right|V_{\mathrm{THP}}\left(T_0\right)|+{\mathrm{\α}}_{\mathrm{VT}}{T}_0]---\left(9\right)$

其中，A表示基准电压V_REF的温度系数，B表示基准电压不随温度变化的电压成分。

可以看出，通过调整MP5、MP13、MP14以及MN6、MN7的尺寸比例，设置A接近0，从而可以得到与工艺和温度无关的基准电压。

在标准CMOS工艺下获得的的温度特性曲线如图2所示，在-20℃～110℃之间，输出电压平均值为329.6mV，整个温度范围内输出电压变化仅为0.1mV，即输出电压的温度系数为2.85ppm/℃。

本发明的基准电压源与CMOS工艺完全兼容，可以采用集成电路工艺，与同一基片上的其他功能电路集成在一起，构成含有基准电压源的各种功能芯片产品。

Claims (2)

1.金属氧化物半导体晶体管基准电压源，其特征在于，包括：八只NMOS管和十四只PMOS管，具体连接关系如下：

第一PMOS管、第二PMOS管、第三PMOS管、第五PMOS管、第七PMOS管、第九PMOS管以及第十一PMOS管的源端接电源电压；第一PMOS管的栅端、第一NMOS管的源端与漏端、第二NMOS管的源端、第三NMOS管的源端与漏端、第四NMOS管的源端、第五NMOS管的源端、第七NMOS管的源端、第十三PMOS管的漏端以及第八NMOS管的源端均接地电位；第一PMOS管的漏端、第二PMOS管的栅端均与第一NMOS管的栅端相连接；第二NMOS管、第四NMOS管、第五NMOS管以及第八NMOS管的栅端以及第二NMOS管和第四PMOS管的漏端均与第二PMOS管的漏端相连接；第三PMOS管的栅端和漏端均与第四PMOS管的源端相连接；第四PMOS管的栅端、第三NMOS管的栅端、第五NMOS管的漏端均与第八PMOS管的漏端相连接；第五PMOS管的漏端与第六PMOS管的源端相连接；第五PMOS管的栅端、第六PMOS管的栅端和漏端以及第四NMOS管的漏端均与第八PMOS管的栅端相连接；第七PMOS管的栅端和漏端、第九PMOS管的栅端以及第十一PMOS管的栅端均与第八PMOS管的源端相连接；第九PMOS管的漏端与第十PMOS管的源端相连接；第十一PMOS管的漏端与第十二PMOS管的源端相连接；第十PMOS管的漏端、第六NMOS管的栅端和漏端均与第七NMOS管的栅端相连接；第六NMOS管的源端、第七NMOS管的漏端均与第十三PMOS管的栅端相连接；第十三PMOS管和第十四PMOS管的源端均与第十二PMOS管的漏端相连接；第十四PMOS管的栅端与漏端以及第八NMOS管的漏端均与输出端相连接。

2.根据权利要求1所述的金属氧化物半导体晶体管基准电压源，其特征在于，所述金属氧化物半导体晶体管基准电压源制作成集成电路。

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