CN103412468A - 光刻大尺寸ccd芯片拼接曝光方法 - Google Patents

Abstract

为解决现有技术光刻大尺寸CCD芯片的拼接曝光方法存在的相邻CCD拼接芯片电路结构所对应的几何图形在其连接处可能产生变形、不连贯、线路变宽或变窄等缺陷的问题，本发明提出一种光刻大尺寸CCD芯片拼接曝光方法，采用拼接方式分别对各CCD拼接芯片进行曝光，其特征在于，在上一块光刻掩膜版图形的拼接边上，设置有与下一块光刻掩膜版重叠的宽度为0.1微米的重叠区，并且，在重叠区内的几何图形的端头设置有大小为0.1微米×0.1微米的正方形补偿缺口。本发明的有益技术效果能够有效避免相邻CCD拼接芯片电路结构所对应的几何图形在其连接处可能产生变形、不连贯、线路变宽或变窄等缺陷，有效提高大尺寸CCD芯片的性能或质量。

Description

光刻大尺寸CCD芯片拼接曝光方法

 

发明领域

本发明涉及到大尺寸CCD芯片制备技术，特别涉及到一种光刻大尺寸CCD芯片拼接曝光方法。

背景技术

曝光工艺是制作CCD芯片过程中非常重要的工序，其目的是将光刻掩膜版上的几何图形转移到晶圆片上，然后，经过腐蚀等工序在晶圆片上形成电路结构，从而制作出具有光电功能的CCD芯片。显然，光刻掩膜版上的几何图形实质上就是CCD芯片的电路结构，通过曝光的方式使其转移到晶圆片上。目前，CCD芯片光刻工艺所采用的主流光刻机为步进式光刻机和扫描式光刻机，这两种光刻机的最大曝光视场分别是22mm×22mm和26mm×33mm。而在实际应用中某些CCD单个芯片的尺寸要大于光刻机的最大曝光视场，例如，长线阵CCD芯片尺寸为2 mm×80mm，大面阵CCD芯片尺寸甚至达到96 mm×96mm。尽管制作大尺寸CCD芯片所需的晶圆片能够满足其尺寸要求，但由于光刻机最大曝光视场的限制，仍不能通过一次曝光将掩膜版上的几何图形转移到晶圆片上，只有采用拼接曝光的方式进行处理。所谓拼接曝光是指将大尺寸CCD芯片划分为若干个尺寸小于或等于光刻机最大曝光视场的CCD拼接芯片，分别对各个CCD拼接芯片进行曝光后，即完成一个完整的大尺寸CCD芯片的曝光。采用拼接曝光技术制作大尺寸CCD芯片时，对各个CCD拼接芯片设置相应的光刻掩膜版，在对不同的CCD拼接芯片曝光时采用对应光刻掩膜版，并通过若干次曝光的拼接（即若干块光刻掩膜版图形的拼接）构成大尺寸CCD芯片。再有，CCD芯片上电路结构的版图是由若干层叠加在一起组合而成的，每一层都需要进行曝光，完整的CCD芯片制作需要十几次甚至几十次的曝光。然而，在进行拼接曝光时，相邻两块CCD拼接芯片光刻掩膜版上的图形是拼接在一起的，尽管通过光刻机及相应的定位技术可以保证光刻掩膜版上图形的定位精度，但由于曝光的边际效应，相邻CCD拼接芯片电路结构所对应的几何图形在其连接处可能产生变形、不连贯、线路变宽或变窄等缺陷，从而使得经刻蚀后形成的电路结构可能出现不连贯或者线宽差异等缺陷，严重影响大尺寸CCD芯片的性能或质量。显然，现有技术光刻大尺寸CCD芯片的拼接曝光方法存在着相邻CCD拼接芯片电路结构所对应的几何图形在其连接处可能产生变形、不连贯、线路变宽或变窄等缺陷的问题。

发明内容

为解决现有技术光刻大尺寸CCD芯片的拼接曝光方法存在的相邻CCD拼接芯片电路结构所对应的几何图形在其连接处可能产生变形、不连贯、线路变宽或变窄等缺陷的问题，本发明提出一种光刻大尺寸CCD芯片拼接曝光方法。本发明光刻大尺寸CCD芯片拼接曝光方法，采用拼接方式分别对各CCD拼接芯片进行曝光，其特征在于，在上一块光刻掩膜版图形的拼接边上，设置有与下一块光刻掩膜版重叠的宽度为0.1微米的重叠区，并且，在重叠区内的几何图形的端头设置有大小为0.1微米×0.1微米的正方形补偿缺口；所述补偿缺口是指在该区域的曝光设置与图形区相反。

进一步的，本发明光刻大尺寸CCD芯片拼接曝光方法包括以下步骤：

S1、根据光刻机最大曝光视场面积尺寸将待制作的大尺寸CCD芯片划分为由多块CCD拼接芯片拼合而成的结构，其每块拼接芯片的尺寸小于或者等于光刻机最大曝光视场；

S2、根据步骤S1的划分结果，制作各块CCD拼接芯片各层电路结构所对应的光刻掩膜版；在上一块光刻掩膜版图形的拼接边上，设置有与下一块光刻掩膜版图形重叠的宽度为0.1微米的重叠区，并且，在重叠区内的几何图形的端头设置有大小为0.1微米×0.1微米的正方形补偿缺口；所述补偿缺口是指在该区域的曝光设置与图形区相反；并且，在光刻掩膜版曝光区域外侧设置定位标记；

S3、在晶圆片拟制备大尺寸CCD芯片的外侧区域，采用光刻、刻蚀的方式形成位置和大小与光刻掩膜版定位标记相对应的定位标记；

S4、采用步骤S3制作的定位标记实现光刻掩膜版与晶圆片的准确定位；

S5、通过光刻机的精准运行，将第一块CCD拼接芯片的第一层光刻掩膜版放置在晶圆片上第一块CCD拼接芯片的位置，并对其进行曝光；曝光后形成的第一块CCD拼接芯片第一层电路结构所对应的几何图形在与第二块CCD拼接芯片的连接处向前延伸了0.1微米，并且，在几何图形的端头有大小为0.1微米×0.1微米的正方形补偿缺口，在该区域的曝光设置与图形区相反；

S6、通过光刻机的精准运行，将第二块CCD拼接芯片的第一层光刻掩膜版放置在晶圆片上第二块CCD拼接芯片的位置，即第二块CCD拼接芯片的第一层光刻掩膜版与已经曝光的第一块CCD拼接芯片第一层电路结构几何图形的连接处重叠了0.1微米，并对其进行曝光；曝光后形成的第二块CCD拼接芯片第一层电路结构所对应的几何图形在与第三块CCD拼接芯片的连接处向前延伸了0.1微米，并且，在几何图形的端头有大小为0.1微米×0.1微米的正方形补偿缺口，在该区域的曝光设置与图形区相反；

S7、以此类推，直至完成所有CCD拼接芯片的第一层图形的曝光；

S8、对晶圆片进行显影、镜检，合格后进入下一工序；

S9、重复执行步骤S4至S8，直至完成各块CCD拼接芯片的所有层电路结构所对应的几何图形的曝光；

S10、对晶圆片进行显影、镜检，合格后即为光刻曝光合格的大尺寸CCD芯片。

本发明光刻大尺寸CCD芯片拼接曝光方法的有益技术效果能够有效避免相邻CCD拼接芯片电路结构所对应的几何图形在其连接处可能产生变形、不连贯、线路变宽或变窄等缺陷，有效提高大尺寸CCD芯片的性能或质量。

附图说明

附图1是采用拼接光刻曝光的方式制作大尺寸CCD芯片的示意图；

附图2是本发明光刻大尺寸CCD芯片拼接曝光方法光刻掩膜版的图形拼接处重叠区示意图；

附图3为本发明光刻大尺寸CCD芯片拼接曝光方法补偿缺口示意图，即附图2中A局部放大示意图；

附图4为本发明实施例光刻掩膜版的设置示意图。

下面结合附图及具体实施例对本发明光刻大尺寸CCD芯片拼接曝光方法作进一步的说明。

具体实施方式

附图1是采用拼接光刻曝光的方式制作大尺寸CCD芯片的示意图，图中，A、B、C和D为大尺寸CCD芯片的四块CCD拼接芯片。由图可知，在实际应用中某些CCD单个芯片的尺寸要大于光刻机的最大曝光视场，例如，长线阵CCD芯片尺寸为2mm×80mm，大面阵CCD芯片尺寸甚至达到96 mm×96mm。尽管制作大尺寸CCD芯片所需的晶圆片能够满足其尺寸要求，但由于光刻机最大曝光视场的限制，仍不能通过一次曝光将掩膜版上的几何图形转移到晶圆片上，只有采用拼接曝光的方式进行处理。所谓拼接曝光是指将大尺寸CCD芯片划分为若干个尺寸小于或等于光刻机最大曝光视场的CCD拼接芯片，分别对各个CCD拼接芯片进行曝光后，即完成一个完整的大尺寸CCD芯片的曝光。采用拼接曝光技术制作大尺寸CCD芯片时，对各个CCD拼接芯片设置相应的光刻掩膜版，在对不同的CCD拼接芯片曝光时采用对应光刻掩膜版，并通过若干次曝光的拼接（即若干块光刻掩膜版图形的拼接）构成大尺寸CCD芯片。再有，CCD芯片上电路结构版图是由若干层叠加在一起组合而成的，每一层都需要进行曝光，完整的CCD芯片制作需要十几次甚至几十次的曝光。然而，在进行拼接曝光时，相邻两块CCD拼接芯片的光刻掩膜版上的图形是拼接在一起的，尽管通过光刻机及相应的定位技术可以保证光刻掩膜版的定位精度，但由于曝光的边际效应，相邻CCD拼接芯片电路结构所对应的几何图形在其连接处可能产生变形、不连贯、线路变宽或变窄等缺陷，从而使得经刻蚀后形成的电路结构可能出现不连贯或者线宽差异等缺陷，严重影响大尺寸CCD芯片的性能或质量。显然，现有技术光刻大尺寸CCD芯片的拼接曝光方法存在着相邻CCD拼接芯片电路结构所对应的几何图形在其连接处可能产生变形、不连贯、线路变宽或变窄等缺陷的问题。

附图2是本发明光刻大尺寸CCD芯片拼接曝光方法光刻掩膜版上图形的拼接处重叠区示意图，附图3为本发明光刻大尺寸CCD芯片拼接曝光方法补偿缺口示意图，即附图2中A局部放大示意图，图中，1为第一块光刻掩膜版上图形，2为第二块光刻掩膜版上图形，3为掩膜版图形重叠区，4为补偿缺口，5为几何图形重叠区，11为第一块光刻掩膜版的几何图形，21为第二块光刻掩膜版的几何图形。由图可知，本发明光刻大尺寸CCD芯片拼接曝光方法，采用拼接方式分别对各CCD拼接芯片进行曝光，其特征在于，在上一块光刻掩膜版图形的拼接边上，设置有与下一块光刻掩膜版图形重叠宽度为0.1微米的重叠区，并且，在重叠区内的几何图形的端头设置有大小为0.1微米×0.1微米的正方形补偿缺口；所述补偿缺口是指在该区域的曝光设置与图形区相反。

本发明光刻大尺寸CCD芯片拼接曝光方法包括以下步骤：

S1、根据光刻机最大曝光视场面积尺寸将待制作的大尺寸CCD芯片划分为由多块CCD拼接芯片拼合而成的结构，其每块拼接芯片的尺寸小于或者等于光刻机最大曝光视场；

S2、根据步骤S1的划分结果，制作各块CCD拼接芯片各层电路结构版图所对应的光刻掩膜版；在上一块光刻掩膜版图形的拼接边上，设置有与下一块光刻掩膜版图形重叠宽度为0.1微米的重叠区，并且，在重叠区内的几何图形的端头设置有大小为0.1微米×0.1微米的正方形补偿缺口；所述补偿缺口是指在该区域的曝光设置与图形区相反；并且，在光刻掩膜版曝光区域外侧设置定位标记；

S3、在晶圆片拟制备大尺寸CCD芯片的外侧区域，采用光刻、刻蚀的方式形成位置和大小与光刻掩膜版定位标记相对应的定位标记；

S4、采用步骤S3制作的定位标记实现光刻掩膜版与晶圆片的准确定位；

S5、通过光刻机的精准运行，将第一块CCD拼接芯片的第一层光刻掩膜版图形放置在晶圆片上第一块CCD拼接芯片的位置，并对其进行曝光；曝光后形成的第一块CCD拼接芯片第一层电路结构所对应的几何图形在与第二块CCD拼接芯片的连接处向前延伸了0.1微米，并且，在几何图形的端头有大小为0.1微米×0.1微米的正方形补偿缺口，在该区域的曝光设置与图形区相反；

S6、通过光刻机的精准运行，将第二块CCD拼接芯片的第一层光刻掩膜版图形放置在晶圆片上第二块CCD拼接芯片的位置，即第二块CCD拼接芯片的第一层光刻掩膜版图形与已经曝光的第一块CCD拼接芯片第一层电路结构几何图形的连接处重叠了0.1微米，并对其进行曝光；曝光后形成的第二块CCD拼接芯片第一层电路结构所对应的几何图形在与第三块CCD拼接芯片的连接处向前延伸了0.1微米，并且，在几何图形的端头有大小为0.1微米×0.1微米的正方形补偿缺口，在该区域的曝光设置与图形区相反；

S7、以此类推，直至完成所有CCD拼接芯片的第一层图形的曝光；

S8、对晶圆片进行显影、镜检，合格后进入下一工序；

S9、重复执行步骤S4至S8，直至完成各块CCD拼接芯片的所有层电路结构所对应的几何图形的曝光；

S10、对晶圆片进行显影、镜检，合格后即为光刻曝光合格的大尺寸CCD芯片。

下面以尺寸为2 mm×80mm的长线阵CCD芯片的LOCOS层电路结构几何图形的曝光为例，对本发明光刻大尺寸CCD芯片拼接曝光方法作进一步说明。附图4为本发明实施例光刻掩膜版的设置示意图，图中，A、B、C、D分别表示光刻掩膜版上的四块图形，6为掩膜版定位标记。

本实施例的具体步骤包括：

s1、本实施例大尺寸CCD芯片的具体尺寸为2mm×80mm，步进式光刻机曝光视场最大面积的尺寸为22mm×22mm，因此，需要将大尺寸CCD芯片分割成A、B、C和D 四块，每一块的尺寸均为2mm×20mm，由此构成2mm×80mm的长线阵CCD芯片；

s2、制作A、B、C和D四块CCD拼接芯片LOCOS层电路结构所对应的光刻掩膜版，其中，a、b和c块光刻掩膜版图形的尺寸均为2mm×20.0001mm，d块光刻掩膜版图形的尺寸为2 mm×20mm；在a、b和c块光刻掩膜版图形的拼接边上，设置与下一块光刻掩膜版图形（分别为b、c和d）重叠宽度为0.1微米的重叠区，并且，在重叠区内的几何图形的端头设置大小为0.1微米×0.1微米的正方形补偿缺口；所述补偿缺口是指在该区域的曝光设置与图形区相反；d块光刻掩膜版图形的制作不变；并且，在光刻掩膜版光刻曝光区域外侧设置定位标记6；

s3、在晶圆片拟制备大尺寸CCD芯片的外侧区域，采用光刻、刻蚀的方式形成位置和大小与光刻掩膜版定位标记6相对应的定位标记；

s4、采用步骤s3制作的定位标记实现光刻掩膜版与晶圆片的准确定位；

s5、通过光刻机的精准运行，将a块光刻掩膜版图形放置在晶圆片上A块CCD拼接芯片的位置，并对其进行曝光；曝光后形成的A块CCD拼接芯片LOCOS电路结构所对应的几何图形在与B块CCD拼接芯片的连接处向前延伸了0.1微米；并且，在几何图形的端头有大小为0.1微米×0.1微米的正方形补偿缺口，即在该区域的曝光设置与图形区相反；

s6、通过光刻机的精准运行，将b块光刻掩膜版图形放置在晶圆片上B块CCD拼接芯片的位置，此时，b块光刻掩膜版图形与曝光后形成的A块CCD拼接芯片LOCOS电路结构所对应的几何图形有宽度为0.1微米的重叠区，并对其进行曝光；曝光后形成的B块CCD拼接芯片LOCOS层电路结构所对应的几何图形在与C块CCD拼接芯片的连接处向前延伸了0.1微米；并且，在几何图形的端头有大小为0.1微米×0.1微米的正方形补偿缺口，即在该区域的曝光设置与图形区相反；

s7、通过光刻机的精准运行，将c块光刻掩膜版图形放置在晶圆片上C块CCD拼接芯片的位置，此时，c块光刻掩膜版图形与曝光后形成的B块CCD拼接芯片LOCOS电路结构所对应的几何图形有宽度为0.1微米的重叠区，并对其进行曝光；曝光后形成的C块CCD拼接芯片LOCOS层电路结构所对应的几何图形在与D块CCD拼接芯片的连接处向前延伸了0.1微米；并且，在几何图形的端头有大小为0.1微米×0.1微米的正方形补偿缺口，即在该区域的曝光设置与图形区相反；

s8、通过光刻机的精准运行，将d块光刻掩膜版图形放置在晶圆片上D块CCD拼接芯片的位置，此时，d块光刻掩膜版图形与曝光后形成的C块CCD拼接芯片LOCOS电路结构所对应的几何图形有宽度为0.1微米的重叠区，并对其进行曝光；

s9、对晶圆片进行显影、镜检，合格即完成尺寸为2 mm×80mm的长线阵CCD芯片的LOCOS层曝光。

由以上步骤可知，本发明光刻大尺寸CCD芯片拼接曝光方法在上一块光刻掩膜版图形的拼接边上设置有与下一块光刻掩膜版图形重叠宽度为0.1微米的重叠区，即在相邻CCD拼接芯片电路结构所对应的几何图形连接处有0.1微米的区域经过了两次重复曝光，使其不会因为曝光的边际效应产生变形、不连贯、线路变宽或变窄等缺陷。为防止连接处0.1微米区域的二次重复曝光，可能带来的不利影响，本发明光刻大尺寸CCD芯片拼接曝光方法，在重叠区内的几何图形的端头设置有大小为0.1微米×0.1微米的正方形补偿缺口，补偿缺口是指在该区域的曝光设置与图形区相反。在第一次曝光时，0.1微米重叠区内的几何图形并没有完全成形，而是在其两端有一个0.1微米×0.1微米的缺口，需要在第二次曝光时才能够完全成形。这样可以减少二次重复曝光可能带来的不利影响。

显然，本发明光刻大尺寸CCD芯片拼接曝光方法的有益技术效果是能够有效避免相邻CCD拼接芯片电路结构所对应的几何图形在其连接处可能产生变形、不连贯、线路变宽或变窄等缺陷，有效提高大尺寸CCD芯片的性能或质量。

Claims (2)

1.一种光刻大尺寸CCD芯片拼接曝光方法，采用拼接方式分别对各CCD拼接芯片进行曝光，其特征在于，在上一块光刻掩膜版图形的拼接边上，设置有与下一块光刻掩膜版重叠的宽度为0.1微米的重叠区，并且，在重叠区内的几何图形的端头设置有大小为0.1微米×0.1微米的正方形补偿缺口；所述补偿缺口是指在该区域的曝光设置与图形区相反。

2.根据权利要求1所述光刻大尺寸CCD芯片拼接曝光方法，其特征在于，该方法包括以下步骤：

S1、根据光刻机最大曝光视场面积尺寸将待制作的大尺寸CCD芯片划分为由多块CCD拼接芯片拼合而成的结构，其每块拼接芯片的尺寸小于或者等于光刻机最大曝光视场；

S2、根据步骤S1的划分结果，制作各块CCD拼接芯片各层电路结构所对应的光刻掩膜版；在上一块光刻掩膜版图形的拼接边上，设置有与下一块光刻掩膜版图形重叠的宽度为0.1微米的重叠区，并且，在重叠区内的几何图形的端头设置有大小为0.1微米×0.1微米的正方形补偿缺口；所述补偿缺口是指在该区域的曝光设置与图形区相反；并且，在光刻掩膜版曝光区域外侧设置定位标记；

S3、在晶圆片拟制备大尺寸CCD芯片的外侧区域，采用光刻、刻蚀的方式形成位置和大小与光刻掩膜版定位标记相对应的定位标记；

S4、采用步骤S3制作的定位标记实现光刻掩膜版与晶圆片的准确定位；

S5、通过光刻机的精准运行，将第一块CCD拼接芯片的第一层光刻掩膜版放置在晶圆片上第一块CCD拼接芯片的位置，并对其进行曝光；曝光后形成的第一块CCD拼接芯片第一层电路结构所对应的几何图形在与第二块CCD拼接芯片的连接处向前延伸了0.1微米，并且，在几何图形的端头有大小为0.1微米×0.1微米的正方形补偿缺口，在该区域的曝光设置与图形区相反；

S6、通过光刻机的精准运行，将第二块CCD拼接芯片的第一层光刻掩膜版放置在晶圆片上第二块CCD拼接芯片的位置，即第二块CCD拼接芯片的第一层光刻掩膜版与已经曝光的第一块CCD拼接芯片第一层电路结构几何图形的连接处重叠了0.1微米，并对其进行曝光；曝光后形成的第二块CCD拼接芯片第一层电路结构所对应的几何图形在与第三块CCD拼接芯片的连接处向前延伸了0.1微米，并且，在几何图形的端头有大小为0.1微米×0.1微米的正方形补偿缺口，在该区域的曝光设置与图形区相反；

S7、以此类推，直至完成所有CCD拼接芯片的第一层图形的曝光；

S8、对晶圆片进行显影、镜检，合格后进入下一工序；

S9、重复执行步骤S4至S8，直至完成各块CCD拼接芯片的所有层电路结构所对应的几何图形的曝光；

S10、对晶圆片进行显影、镜检，合格后即为光刻曝光合格的大尺寸CCD芯片。

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