CN103368510A - 带有启动电路的完全互补的自偏置差分接收器 - Google Patents

带有启动电路的完全互补的自偏置差分接收器 Download PDF

Info

Publication number
CN103368510A
CN103368510A CN2013101026112A CN201310102611A CN103368510A CN 103368510 A CN103368510 A CN 103368510A CN 2013101026112 A CN2013101026112 A CN 2013101026112A CN 201310102611 A CN201310102611 A CN 201310102611A CN 103368510 A CN103368510 A CN 103368510A
Authority
CN
China
Prior art keywords
coupled
tail current
positive
voltage
negative
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2013101026112A
Other languages
English (en)
Other versions
CN103368510B (zh
Inventor
H·桑切兹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
Freescale Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Freescale Semiconductor Inc filed Critical Freescale Semiconductor Inc
Publication of CN103368510A publication Critical patent/CN103368510A/zh
Application granted granted Critical
Publication of CN103368510B publication Critical patent/CN103368510B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/4521—Complementary long tailed pairs having parallel inputs and being supplied in parallel
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45376—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using junction FET transistors as the active amplifying circuit
    • H03F3/45381—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45466—Indexing scheme relating to differential amplifiers the CSC being controlled, e.g. by a signal derived from a non specified place in the dif amp circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45674—Indexing scheme relating to differential amplifiers the LC comprising one current mirror
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/72—Indexing scheme relating to gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
    • H03F2203/7227—Indexing scheme relating to gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal the gated amplifier being switched on or off by a switch in the supply circuit of the amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Logic Circuits (AREA)
  • Dc Digital Transmission (AREA)

Abstract

本发明涉及带有启动电路的完全互补的自偏置差分接收器。提供一种电压净空得到改善的自偏置接收器（100）。尾电流源（104、105）被偏置以关于彼此交叉耦合。提供启动控制（107）以对抗缺陷引发的电流且确保即使有大量缺陷电流电路也能正常运行。PMOS尾电流晶体管（227）由NMOS差分对虚拟负电源电压（111）调制，NMOS尾电流晶体管（228、229）由PMOS差分对虚拟正电源电压（110）调制。因此放大器的输出共模自对应到p型到n型晶体管强度差异。

Description

带有启动电路的完全互补的自偏置差分接收器
技术领域
本公开总体上涉及差分接收器，更特别地，涉及互补的自偏置差分放大器。
背景技术
随着电子器件变得越来越复杂以及消费者期待增强的功能、小器件尺寸以及延长的电池寿命，技术被使用以削减器件尺寸以及减少功率消耗而不需要牺牲功能。一种这种技术包括在低电压处操作电子器件。然而，低电压操作可能给实现所需功能造成障碍。
一种实施较低电压操作的技术是采用差分信号，由此差分接收器被用于从其它器件接收差模信号。一些差分接收器使用自偏置差分放大器。然而，随着操作电压降低，自偏置放大器受到速度低的困扰，并且还需要大的电路面积。例如，一些自偏置放大器布局需要专用于提供自偏置电压的晶体管的堆叠，并且这种自偏置晶体管堆叠占据了大量面积，从而干扰了对更小电子器件的寻求。此外，有限的输出摆幅和对工艺、电压以及温度（PVT）中的变化的敏感也阻碍了典型自偏置放大器布局的使用。例如，在低电源电压差分（即，相对于负电源电压，低的正电源电压（Vdd））下，在典型的自偏置放大器中，尾电流源相对于尾电流源晶体管的阈值电压（Vth）有较低的偏置，这阻碍了电路的适当操作。
发明内容
示范性实施例提供一种操作差分接收器的方法，包括：通过虚拟负电源电压调制第一导电型的尾电流晶体管；以及通过虚拟正电源电压调制第二导电型的尾电流晶体管。
示范性实施例还提供一种操作完全差分互补布局的方法，包括：引用正尾电流源到与负尾电流源相关联的虚拟负电源轨电压；以及引用所述负尾电流源到与所述正尾电流源相关联的虚拟正电源轨电压。
示范性实施例还提供一种自偏置接收器，包括：耦合到正尾电流源的正电源电压，所述正尾电流源提供虚拟正电源电压；耦合到负尾电流源的负电源电压，所述负尾电流源提供虚拟负电源电压；差分放大器，包括耦合到所述虚拟正电源电压的正驱动器部分以及耦合到所述虚拟负电源电压的负驱动器部分，所述虚拟正电源电压控制所述负尾电流源，所述虚拟负电源电压控制所述正尾电流源。
附图说明
通过参考附图，本发明或可被更好的理解，并且其特征对本领域技术人员来说会非常清楚。
图1是框图，示出根据至少一实施例的互补自偏置放大器。
图2是示意图，示出根据至少一实施例的互补自偏置放大器。
图3是利用根据至少一实施例的互补自偏置放大器的系统的框图。
图4和图5是框图，示出根据至少一实施例的方法。
图6是框图，示出根据至少一实施例的方法。
在不同的附图中使用相同的附图标记表示相似或相同的元件。
具体实施方式
自偏置放大器的偏置电压被调制以提供改善的PVT容限。例如，如果第一导电型的晶体管是强的，但是第二导电型的晶体管是弱的，那么施加到负尾电流源的虚拟正偏置电压（例如，BIASN）电势上升以补偿第二导电型晶体管的薄弱。这种补偿允许放大器对于更大范围的输入信号能有效地操作。
图1是框图，示出根据至少一实施例的互补自偏置放大器100。自偏置互补差分放大器100包括驱动器部分101、正尾电流源104、负尾电流源105、使能电路106以及启动电路107。驱动器部分101包括正驱动器部分102和负驱动器部分103。正电源电压（例如，VDD_INT）108连接到正尾电流源104。正尾电流源104提供虚拟（virtual）正电源电压（例如，BIASN）110，其从正尾电流源104连接到正驱动器部分102、负尾电流源105以及启动电路107。
负电源电压（例如，GNT_INT）109连接到使能电路106。使能电路106使差分放大器（例如，驱动器部分101）根据使能输入（例如，EN1N）116的使能状态来进行操作。使能电路106通过节点117耦合到负尾电流源105。负尾电流源105提供虚拟负电源电压（例如，BIASP）111，其从负尾电流源105耦合到负驱动器部分103、正尾电流源104以及启动电路107。
正差分信号输入112被提供给正驱动器部分102和负驱动器部分103。负差分信号输入113被提供给正驱动器部分102和负驱动器部分103。使能信号（例如，ENABLE）115被提供给正驱动器部分102。根据至少一实施例，使能信号（例如，使能）115（或其反信号/互补信号）也可被施加到使能输入（例如，EN1N）116。正驱动器部分102和负驱动器部分103连接到输出114，输出信号被提供给输出114。正电源电压（例如，VDD_INT）108被提供给启动电路107和负驱动器部分103。负电源电压（例如，GND_INT）109被提供给启动电路107和正驱动器部分102。
虚拟正电源电压110偏置负尾电流源105。虚拟负电源电压111偏置正尾电流源104。启动电路107补偿由半导体制造工艺引起的缺陷造成的缺陷电流并且确保在向差分放大器供电时差分放大器的可靠操作。
根据至少一实施例，互补使能电路能以与使能电路106位于负电源电压109和负尾电流源105之间相似的方式插置在正电源电压108和正尾电流源104之间。正电源电压（例如，VDD_INT）108连接到互补使能电路。互补使能电路使差分放大器（例如，驱动器部分101）根据互补使能输入（例如，EN1P）的互补使能状态来进行操作。互补使能电路通过互补使能电路节点耦合到正尾电流源104。
根据至少一实施例，与施加到使能输入（例如，EN1N）116相同的信号（或反信号/互补信号）可被施加到互补使能输入（例如，EN1P）。根据至少一实施例，使能信号（例如，使能）115（或其反信号/互补信号）可被施加到互补使能输入（例如，EN1P）。
根据至少一实施例，电源电压系统跨越负电源电压109至正电源电压108。为了确保适当操作，虚拟正电源电压（BIASN）110应比虚拟负电源电压（BIASP）111在电压上更为正，并且实际上，当电路正常运行时，虚拟正电源电压（BIASN）110将接近于正电源电压108，虚拟负电源电压（BIASP）111将接近于负电源电压109。然而，在没有启动电路107的情况下，理论上有可能虚拟正电源电压（BIASN）110和虚拟负电源电压（BIASP）111可以在极性上相对相反，因为在这个电路中没有其它的可以有效地确保它们的正确状态。上电时，正电源电压108假定以与负电源电压109相同的电势（例如，在0伏特）开始。在正电源电压108和/或负电源电压109开始倾斜变化到其额定电压（或它们的额定电压）时，启动电路107中的有源器件（例如，启动电路107中的PMOS FET的栅极）有效地被开启（例如，受0伏特（0V）初期电势的影响）。这迫使虚拟负电源电压（BIASP）111中的任何电荷被耗散到负电源电压109。这导致PMOS尾电流器件开始将电荷泵浦到虚拟正电源电压（BIASN）110（其以例如标称的0伏特（0V）开始且现在开始上升）。由于虚拟负电源电压（BIASN）111暂时地被迫为低以允许虚拟正电源电压（BIASN）110上升，这种反馈机制确保了适当的上电（power up），然后NMOS尾电流晶体管介入以在PMOS尾电流器件的帮助下将虚拟正电源电压（BIASN）110拉向其预期操作点。随着虚拟正电源电压（BIASN）110上升以及虚拟负电源电压（BIASP）下降，由于启动电路107（例如，启动电路107中的PMOS启动晶体管）的栅极电势上升而其源极电势下降，所以启动电路107关闭。
可能存在半导体器件缺陷，其导致电荷有效地注入到虚拟正电源电压（BIASN）110和虚拟负电源电压（BIASP）111。启动晶体管（例如，启动电路107中的PMOS FET）的大小被调节以处理可观量的缺陷电流，从而在上电时，其可以“克服”例如在虚拟正电源电压（BIASN）110和虚拟负电源电压（BIASP）111上施加的高达3微安（3μA）的缺陷。
图2是示意图，示出根据至少一实施例的图1的互补自偏置放大器的特定实施例。互补自偏置放大器100包括正尾电流源104、差分放大器101、负尾电流源105、使能电路106以及启动电路107。正尾电流源104包括正型（p型）沟道金属氧化半导体（PMOS）场效应晶体管（FET）227。正尾电流源104用作由施加给PMOS FET227的栅极的、启动电路107适中调节的虚拟负电源电压控制的电流源。
差分放大器101包括正驱动器部分102和负驱动器部分103。正驱动器部分102包括PMOS FET219、PMOS FET220、负型（n型）沟道金属氧化半导体（NMOS）场效应晶体管（FET）221、NMOS FET222以及NMOS FET232。负驱动器部分103包括PMOS FET223、PMOS FET224、NMOS FET225以及NMOS FET226。正驱动器部分102接收正输入信号112以及负输入信号113，提供输出114。负驱动器部分103接收正输入信号112以及负输入信号113，提供输出114。正驱动器部分102以及负驱动器部分103是完全互补的（即，每个PMOS FET与相应的NMOS FET以推挽方式操作）。正驱动器部分102和负驱动器部分103的协同操作的完全互补性质提供了大的输入信号电压范围，差分放大器甚至在正和负输入信号的大幅波动的电压上正常运行。交叉链接偏置技术改善并且进一步扩展了输入信号电压范围以及输出电压范围。
在正驱动器部分102中，PMOS FET219和220分别接收负输入信号113和正输入信号112。NMOS FET221和222形成配置为电流镜的负载器件，其在电流从正驱动器部分102左侧被引导至正驱动器部分102右侧时反射互补电流到相应侧，以帮助驱动输出114或者脱离对驱动输出114的帮助。正尾电流源104设置流过PMOS FET219和PMOS FET220的最大电流。穿过PMOS FET219和PMOS FET220的电流最受PMOS FET219和PMOS FET220的栅源电压（Vgs）限制。NMOS FET232允许基于使能信号（使能）115选择性使能和禁用正驱动器部分102。
在负驱动器部分103中，NMOS FET225和226分别在其栅极处接收负输入信号113和正输入信号112。NMOS FET223和224形成配置为电流镜的负载器件，其在电流从负驱动器部分103左侧被引导至负驱动器部分103右侧时反射互补电流到相应侧，以帮助驱动输出114或者脱离对驱动输出114的帮助。负尾电流源105设置流过NMOSFET225和NMOS FET226的最大电流。穿过NMOS FET225和NMOS FET226的电流最受NMOS FET225和NMOS FET226的栅源电压（Vgs）限制。
负尾电流源105包括NMOS FET228和NMOS FET229。使能电路106包括NMOS FET230和NMOS FET231。启动电路107包括PMOS FET233。负尾电流源105用作由施加给NMOS FET228和229的栅极的、由启动电路107适中调节的虚拟正电源电压控制的电流源。NMOS FET228和229被配置为并行操作，流过NMOS FET228和229且因此流过负驱动器部分103的电流通过给NMOS FET230和231的栅极端子施加使能信号（EN1N）116而被有选择地使能和禁用。NMOS FET230使能和禁用流过NMOS FET228的电流，NMOS FET231使能和禁用流过NMOS FET229的电流。根据至少一实施例，单独的左使能信号（EN1N）被施加给NMOS FET230的栅极端子，单独的右使能信号（EN1N）被施加给NMOS FET231的栅极端子，以提供分别流过NMOS FET228和229的可选择电流量。因此，负尾电流源105可实现为可编程负尾电流源。
正电源电压（例如,VDD_INT）108耦合到PMOS FET227的源极端子和体端子。PMOS FET227的漏极端子耦合到虚拟正电源电压节点（例如,BIASN）110。PMOS FET227的栅极端子耦合到虚拟负电源电压节点（例如，BIASP）111。
根据至少一实施例，正尾电流源104可用与负尾电流源105互补的晶体管配置实现。此外，正尾电流源104可实现为可编程正尾电流源，例如，施加单独的互补左使能信号（EN1PL）给互补左使能PMOSFET的栅极端子并且施加单独的互补右使能信号（EN1PR）给互补右使能PMOS FET的栅极端子以提供分别流过耦合到互补左使能PMOS FET的互补左偏置交叉耦合PMOS FET和耦合到互补右使能PMOS FET的互补右偏置交叉耦合PMOS FET的选择量的电流。
虚拟正电源电压节点110也耦合到PMOS FET219的源极端子和体端子、PMOS FET220的源极端子和体端子、PMOS FET233的栅极端子、NMOS FET228的栅极端子以及NMOS FET229的栅极端子。负信号输入113耦合到PMOS FET219的栅极端子。正信号输入112耦合到PMOS FET220的栅极端子。PMOS FET219的漏极端子耦合到节点234，其耦合到NMOS FET221的漏极端子、NMOS FET221的栅极端子以及NMOS FET222的栅极端子。PMOS FET220的漏极端子耦合到NMOS FET222的漏极端子和输出端子114。NMOSFET221的体端子和NMOS FET222的体端子耦合到负电源电压109。NMOS FET221的源极端子和NMOS FET222的源极端子耦合到节点235，其耦合到NMOS FET232的漏极端子。使能输入115耦合到NMOS FET232的栅极端子。NMOS FET232的源极端子和体端子耦合到负电源电压109。
正电源电压108耦合到PMOS FET223的源极端子和体端子以及PMOS FET224的源极端子和体端子。PMOS FET223的栅极端子和漏极端子耦合到节点236，节点236耦合到PMOS FET224的栅极端子和NMOS FET225的漏极端子。PMOS FET224的漏极端子耦合到NMOS FET226的漏极端子和输出端子114。负信号输入113耦合到NMOS FET225的栅极端子。正信号输入112耦合到PMOS FET226的栅极端子。NMOS FET225的源极端子和栅极端子以及NMOS FET226的源极端子和栅极端子耦合到虚拟负电源电压节点111，该节点耦合到NMOS FET228的漏极端子、NMOS FET229的漏极端子、PMOSFET233的源极端子以及PMOS FET227的栅极端子。
NMOS FET228的源极端子耦合到NMOS FET230的漏极端子。NMOS FET229的源极端子耦合到NMOS FET231的漏极端子。使能输入（例如，EN1N）耦合到NMOS FET230的栅极端子以及NMOSFET231的栅极端子。NMOS FET230的源极端子和体端子以及NMOS FET231的源极端子和体端子耦合到负电源电压109。
当启动电路107示为包括PMOS FET233时，应了解，根据至少一实施例，启动电路107可包括NMOS FET。作为一个例子，包括NMOS FET的启动电路在修改的电路配置中可以是有用的，在该电路配置中电源电压108以比电源电压109更为负的电压操作。例如，启动电路107的NMOS FET的源极端子可耦合到电源电压108的较负变体，以便当较负的电源电压108掉电时，启动电路107的NMOS FET注入电荷。
图3是根据至少一实施例的使用互补自偏置放大器的系统的框图。该系统包括自偏置互补差分放大器100、接收器向下电平移位器337、输出多路复用器338、内/外参考电压选择器339、接收器模式选择器340、终止选择器341、接收器/偏置使能电路342以及备用逻辑器件343。正信号输入112和负信号输入113耦合到自偏置互补差分放大器100以及接收器模式选择器340。来自接收器/偏置使能电路342的使能信号115耦合到自偏置互补差分放大器100以及接收器向下电平移位器337。来自自偏置互补差分放大器100的输出114耦合到接收器向下电平移位器337。来自接收器向下电平移位器337的输出344耦合到输出多路复用器338。输出多路复用器338提供输出345。
参考电压选择信号346耦合到内/外参考电压选择器339。内/外参考电压选择器339向接收器模式选择器340提供输出347。输入348耦合到接收器模式选择器340。输入349耦合到终止选择器341。终止选择器341耦合到节点350，该节点耦合到接收器/偏置使能电路342。输入351耦合到接收器/偏置使能电路342。输入352、353以及354耦合到备用逻辑器件343并且可用于提供来自备用逻辑器件343的输出356。输入355耦合到备用逻辑器件343并且可用于提供来自备用逻辑器件343的输出357。
图4和图5是框图，示出根据至少一实施例的方法。该方法从步骤401开始。步骤401包括提供位于NMOS尾电流晶体管和负电源电压之间的使能电路。从步骤401，所述方法继续到步骤402。步骤402包括提供耦合到虚拟正电源电压和虚拟负电源电压以提供缺陷电流容限的启动电路。从步骤402，所述方法继续到步骤403。根据至少一实施例，提供这样的启动电路可包括提供执行下列步骤的启动电路：上电时，正电源电压108和/或负电源电压109开始倾斜变化到其额定电压（或他们的额定电压）。由于正电源电压108假定为以与负电源电压109相同的电势开始（例如，在0伏特（0V）），所以启动电路107中的有源器件（例如，启动电路107中的PMOS FET的栅极）被有效地开启（例如，受0伏特（0V）初始电势的影响）。因此，发生虚拟负电源电压（BIASP）111中的任何电荷向负电源电压109的耗散。于是，PMOS尾电流器件开始将电荷泵浦到虚拟正电源电压（BIASN）110中（该电压例如以标称的0伏特（0V）开始且现在开始上升）。虚拟负电源电压（BIASN）111暂时被迫为低，以允许虚拟正电源电压（BIASN）110上升，然后NMOS尾电流晶体管介入以在PMOS尾电流器件的帮助下将虚拟正电源电压（BIASN）110拉向其目标操作点。随着虚拟正电源电压（BIASN）110上升以及虚拟负电源电压（BIASP）下降，由于启动电路107（例如，启动电路107中的PMOS启动晶体管）的栅极电势上升而其源极电势下降，所以启动电路107关闭。为了容许可观量的缺陷电流，启动晶体管（例如，启动电路107中的PMOS FET）的大小被调节为通过充足的电流，从而在上电时可以“克服”例如在虚拟正电源电压（BIASN）110和虚拟负电源电压（BIASP）111上施加的高达3微安（3μA）的缺陷。步骤403包括耦合虚拟正电源电压到金属氧化物半导体（MOS）晶体管的第一端子。根据至少一实施例，步骤403还包括步骤404。步骤404包括耦合虚拟正电源电压到MOS晶体管的栅极。从步骤403，所述方法继续到步骤405。步骤405包括耦合虚拟负电源电压到MOS晶体管的第二端子。根据至少一实施例，步骤405还包括步骤406。步骤406包括耦合虚拟负电源电压到MOS晶体管的源极。从步骤405，所述方法继续到步骤407。步骤407包括耦合正电源电压到MOS晶体管的第三端子。根据至少一实施例，步骤407还包括步骤408。步骤408包括耦合正电源电压到MOS晶体管的体。
从步骤407，所述方法继续到步骤409。步骤409包括耦合负电源电压到MOS晶体管的第四端子。根据至少一实施例，步骤409还包括步骤410。步骤410包括耦合负电源电压到MOS晶体管的漏极。从步骤409，所述方法继续到步骤411。步骤411包括约束NMOS差分对虚拟负电源电压和PMOS差分对虚拟负电源电压之间的电压关系。从步骤411，所述方法继续到步骤412。步骤412包括通过NMOS差分对虚拟负电源电压调制PMOS尾电流晶体管。从步骤412，所述方法继续道步骤413。步骤413包括通过PMOS差分对虚拟正电源电压调制NMOS尾电流晶体管。
图6是框图，示出根据至少一实施例的方法。所述方法从步骤501开始。步骤501包括引用正尾电流源到与负尾电流源相关联的虚拟负电源轨电压。根据至少一实施例，步骤501还包括步骤502。步骤502包括耦合虚拟负电源轨电压到正尾电流源PMOS晶体管的栅极，其中正尾电流源PMOS晶体管的漏极耦合到虚拟正电源轨电压。从步骤501，所述方法继续到步骤503。步骤503包括引用负尾电流源到与正尾电流源相关联的虚拟正电源轨电压。根据至少一实施例，步骤503包括步骤504。步骤504包括耦合虚拟正电源轨电压到负尾电流源NMOS晶体管的栅极，其中负尾电流源NMOS晶体管的漏极耦合到虚拟负电源轨电压。
从步骤503，所述方法继续到步骤505。步骤505包括耦合正尾电流源PMOS晶体管的源极到正电源轨电压。从步骤505，所述方法继续到步骤506。步骤506包括耦合负尾电流源NMOS晶体管的源极到负电源轨电压。从步骤506，所述方法继续到步骤507。步骤507包括省略自偏置堆叠。根据至少一实施例，省略晶体管的用于向差分放大器的多个部分提供唯一的偏置电压的自偏置堆叠对于改善输出摆幅而言可以是有用的（例如，允许输出在更大范围的电压上改变，即使对于以低电源电压操作的差分放大器（即，正电源电压和负电源电压之间的小差异））。根据至少一实施例，省略晶体管的这种自偏置堆叠对于改善差分放大器的速度（例如，转换速度/响应时间/开关时间）而言也可以是有用的。从步骤507，所述方法继续到步骤508。步骤508包括通过如下步骤来提高缺陷电流容限：耦合FET的第一端子（选自包括FET的源极、漏极、栅极和体的组）到虚拟正电源电压，耦合FET的第二端子（选自包括FET的源极、漏极、栅极和体的组）到虚拟负电源电压，耦合FET的第三端子（选自包括FET的源极、漏极、栅极和体的组）到正电源电压，耦合FET的第四端子（选自包括FET的源极、漏极、栅极和体（body）的组）到负电源电压。该第一端子、第二端子、第三端子和第四端子是互相排斥的（例如，如果第一端子是FET的栅极端子，则FET的第二端子、第三端子和第四端子都不是FET的栅极端子，且例如，如果第二端子是FET的源极端子，则FET的第一端子、第三端子和第四端子都不是源极端子，且此外，作为另一个例子，如果FET的第三端子是FET的体端子，则FET的第一端子、第二端子和第四端子都不是体端子，此外，作为另一个例子，如果第四端子是FET的漏极端子，则FET的第一端子、第二端子和第三端子都不是漏极端子）。换句话说，第一端子、第二端子、第三端子和第四端子每个都是FET的源极端子、漏极端子、栅极端子和体端子中唯独的一个端子，但是根据不同实施例，第一端子、第二端子、第三端子和第四端子与FET的源极端子、漏极端子、栅极端子和体端子的关系可能因实施例而不同。
虽然至少一个实施例被示出且描述为接收差分输入信号，但是应了解，至少一个实施例可用作单端型（即，非差分）接收器，至少一个实施例可用作电平移位器。作为一个例子，接收差分输入信号的实施例可通过将两个差分输入中的一个固定在固定电压，省略差分输入级的一侧，和/或抵消节点电压而修改为提供适于用作单端型接收器和/或电平移位器的至少一个实施例。
根据至少一实施例，提供一种改善差分接收器的方法。根据至少一实施例，所述方法包括：通过负金属氧化物半导体（NMOS）差分对虚拟负电源电压调制正金属氧化物半导体（PMOS）尾电流晶体管，通过PMOS差分对虚拟正电源电压调制NMOS尾电流晶体管。根据至少一实施例，PMOS尾电流晶体管位于正电源电压和虚拟正电源电压之间，NMOS尾电流晶体管位于虚拟负电源电压和负电源电压之间。
根据至少一实施例，所述方法还包括提供位于NMOS尾电流晶体管和负电源电压之间的使能电路。根据至少一实施例，所述方法还包括提供耦合到虚拟正电源电压和虚拟负电源电压的启动电路以提供缺陷电流容限。
根据至少一实施例，所述方法还包括耦合所述虚拟正电源电压到金属氧化半导体（MOS）晶体管的第一端子；耦合所述虚拟负电源电压到所述MOS晶体管的第二端子；耦合正电源电压到所述MOS晶体管的第三端子；以及耦合负电源电压到所述MOS晶体管的第四端子。根据至少一实施例，耦合所述虚拟正电源电压到所述MOS晶体管的所述第一端子还包括耦合所述虚拟正电源电压到所述MOS晶体管的栅极，耦合所述虚拟负电源电压到所述MOS晶体管的所述第二端子还包括耦合所述虚拟负电源电压到所述MOS晶体管的源极，耦合所述正电源电压到所述MOS晶体管的所述第三端子还包括耦合所述正电源电压到所述MOS晶体管的体，耦合所述负电源电压到所述MOS晶体管的所述第四端子还包括耦合所述负电源电压到所述MOS晶体管的漏极。
根据至少一实施例，提供耦合到虚拟正电源电压和虚拟负电源电压的启动电路以提供缺陷电流容限还包括耦合虚拟正电源电压到金属氧化物半导体（MOS）晶体管的第一端子。根据至少一实施例，提供耦合到虚拟正电源电压和虚拟负电源电压的启动电路以提供缺陷电流容限还包括耦合虚拟负电源电压到MOS晶体管的第二端子。根据至少一实施例，提供耦合到虚拟正电源电压和虚拟负电源电压的启动电路以提供缺陷电流容限还包括耦合正电源电压到MOS晶体管的第三端子。根据至少一实施例，提供耦合到虚拟正电源电压以及虚拟负电源电压的启动电路以提供缺陷电流容限还包括耦合负电源电压到MOS晶体管的第四端子。根据至少一实施例，耦合虚拟正电源电压到MOS晶体管的第一端子还包括耦合虚拟正电源电压到MOS晶体管的栅极。根据至少一实施例，耦合虚拟负电源电压到MOS晶体管的第二端子还包括耦合虚拟负电源电压到MOS晶体管的源极。根据至少一实施例，耦合正电源电压到MOS晶体管的第三端子还包括耦合正电源电压到MOS晶体管的体。根据至少一实施例，耦合负电源电压到MOS晶体管的第四端子还包括耦合负电源电压到MOS晶体管的漏极。根据至少一实施例，至少一部分上述步骤确保了正确的启动操作。根据至少一实施例，至少一部分上述步骤提供了缺陷电流容限。
至少一实施例提供一种针对正尾电流源和负尾电流源中的一个或两者“编程”尾电流源量的能力。通过为尾电流源提供单独的使能输入（其中单独的使能信号分别地耦合到单独的晶体管，每个晶体管实现由尾电流源给出或吸入的尾电流总量的相应部分的流动），尾电流的量可基于应用需要而被选择以便对其进行“编程”。因此，至少一个实施例提供至少一种可编程的尾电流源。至少一个实施例包括在第一使能输入处接收第一使能信号，所述第一使能输入耦合到第一尾电流源使能晶体管，其中所述第一尾电流源使能晶体管实现尾电流总量的第一部分的流动，以及在第二使能输入处接收第二使能信号，所述第二使能输入耦合到第二尾电流源使能晶体管，其中所述第二尾电流源使能晶体管实现尾电流总量的第二部分的流动。所述第一尾电流源使能晶体管连接到一元件，该元件选自包括第一导电型的尾电流晶体管和第二导电型的尾电流晶体管的组。第一尾电流源使能晶体管和第二尾电流源使能晶体管可例如分别实现为使能电路106的NMOS FET230和NMOS FET231，和/或实现为例如设置在正电源电压（例如，VDD_INT）108和正尾电流源104之间的这种使能电路的互补变体。
根据至少一实施例，提供一种改善完全差分互补布局（topology）的方法。根据至少一实施例，所述方法包括引用正尾电流源到与负尾电流源相关联的虚拟负电源轨电压以及引用所述负尾电流源到与所述正尾电流源相关联的虚拟正电源轨电压。根据至少一实施例，引用正尾电流源到与负尾电流源相关联的虚拟负电源轨电压还包括耦合所述虚拟负电源轨电压到正尾电流源的正金属氧化物半导体（PMOS）晶体管的栅极，其中正尾电流源PMOS晶体管的漏极耦合到所述虚拟正电源轨电压，引用负尾电流源到与正尾电流源相关联的虚拟正电源轨电压还包括耦合虚拟正电源轨电压到负尾电流源的负金属氧化物半导体（NMOS）晶体管的栅极，其中负尾电流源NMOS晶体管的漏极耦合到虚拟负电源轨电压。根据至少一实施例，正尾电流源PMOS晶体管的源极耦合到正电源轨电压。根据至少一实施例，负尾电流源NMOS晶体管的源极耦合到负电源轨电压。
根据至少一实施例，所述方法还包括省略自偏置晶体管堆叠以改善输出摆幅和速度。根据至少一实施例，所述方法还包括通过以下步骤来增大缺陷电流容限：耦合选自包括场效应晶体管（FET）的源极、漏极、栅极和体的组的第一端子到虚拟正电源电压，耦合选自包括FET的源极、漏极、栅极和体的组的第二端子到虚拟负电源电压，耦合选自包括FET的源极、漏极、栅极和体的组的第三端子到正电源电压，耦合选自包括FET的源极、漏极、栅极和体（body）的组的第四端子到负电源电压。
根据至少一实施例，提供一种自偏置接收器。根据至少一实施例，正电源电压耦合到正尾电流源，所述正尾电流源提供虚拟正电源电压；负电源电压耦合到负尾电流源，所述负尾电流源提供虚拟负电源电压；差分放大器包括耦合到虚拟正电源电压的正驱动器部分以及耦合到虚拟负电源电压的负驱动器部分。虚拟正电源电压控制负尾电流源，虚拟负电源电压控制正尾电流源。
根据至少一实施例，正尾电流源包括正金属氧化物半导体（PMOS）晶体管，其中PMOS晶体管的栅极耦合到虚拟负电源电压，其中PMOS晶体管的源极耦合到正电源电压，并且其中PMOS晶体管的漏极耦合到虚拟正电源电压。根据至少一实施例，负尾电流源包括负金属氧化物半导体（NMOS）晶体管，其中NMOS晶体管的栅极耦合到虚拟正电源电压，其中NMOS晶体管的源极耦合到负电源电压，并且其中NMOS晶体管的漏极耦合到虚拟负电源电压。
根据至少一实施例，自偏置接收器还包括使能电路，其中使能电路选择性耦合NMOS晶体管的源极到负电源电压。根据至少一实施例，自偏置接收器包括启动电路，该启动电路耦合到虚拟正电源电压和虚拟负电源电压。根据至少一实施例，启动电路还包括金属氧化物半导体（MOS）晶体管，其中MOS晶体管的第一端子耦合到虚拟正电源电压，其中MOS晶体管的第二端子耦合到虚拟负电源电压，其中MOS晶体管的第三端子耦合到负电源电压，并且其中MOS晶体管的第四端子耦合到正电源电压。根据至少一实施例，MOS晶体管还包括第二PMOS晶体管，其中第二PMOS晶体管的栅极耦合到虚拟正电源电压，其中第二PMOS晶体管的源极耦合到虚拟负电源电压，其中第二PMOS晶体管的漏极耦合到负电源电压，并且其中第二PMOS晶体管的体耦合到正电源电压。根据至少一实施例，启动电路提供至少3微安的缺陷电流容限。
根据至少一实施例，这里描述的各种FET示为它们的体端子耦合到各种电势（即，电压）。一些体被绑定到电源，而另一些被绑定到源极。应了解，体端子可以基于性能/功率/面积/等考虑因素而连接到各种电势（例如，电源或源极的电势）。此外，在某些情况下，FET的体端子可以连接到其它FET端子（例如，栅极端子或漏极端子）。

Claims (21)

1.一种操作差分接收器的方法，包括：
通过虚拟负电源电压调制第一导电型的尾电流晶体管；以及
通过虚拟正电源电压调制第二导电型的尾电流晶体管。
2.根据权利要求1所述的方法，其中，所述第一导电型的尾电流晶体管位于正电源电压和所述虚拟正电源电压之间，并且其中所述第二导电型的尾电流晶体管位于所述虚拟负电源电压和负电源电压之间。
3.根据权利要求2所述的方法，还包括：
提供位于所述第二导电型的尾电流晶体管和所述负电源电压之间的使能电路。
4.根据权利要求2所述的方法，还包括：
提供位于所述第一导电型的尾电流晶体管和所述正电源电压之间的使能电路。
5.根据权利要求2所述的方法，还包括：
在第一使能输入处接收第一使能信号，所述第一使能输入耦合到第一尾电流源使能晶体管，其中所述第一尾电流源使能晶体管实现尾电流总量中的第一部分的流动，其中所述第一尾电流源使能晶体管耦合到选自包括所述第一导电型的尾电流晶体管和所述第二导电型的尾电流晶体管的组的元件；以及
在第二使能输入处接收第二使能信号，所述第二使能输入耦合到第二尾电流源使能晶体管，其中所述第二尾电流源实现所述尾电流总量中的第二部分的流动。
6.根据权利要求1所述的方法，还包括：
提供耦合到所述虚拟正电源电压和所述虚拟负电源电压以提供缺陷电流容限的启动电路。
7.根据权利要求4所述的方法，还包括：
耦合所述虚拟正电源电压到金属氧化物半导体MOS晶体管的第一端子；
耦合所述虚拟负电源电压到所述MOS晶体管的第二端子；以及
耦合负电源电压到所述MOS晶体管的第三端子。
8.根据权利要求7所述的方法，还包括：
耦合所述正电源电压到所述MOS晶体管的体，其中耦合所述虚拟正电源电压到所述MOS晶体管的第一端子还包括：
耦合所述虚拟正电源电压到所述MOS晶体管的栅极，
其中耦合所述虚拟负电源电压到所述MOS晶体管的第二端子还包括：
耦合所述虚拟负电源电压到所述MOS晶体管的源极，以及其中耦合所述负电源电压到所述MOS晶体管的第三端子还包括：
耦合所述负电源电压到所述MOS晶体管的漏极。
9.一种操作完全差分互补布局的方法，包括：
引用正尾电流源到与负尾电流源相关联的虚拟负电源轨电压；以及
引用所述负尾电流源到与所述正尾电流源相关联的虚拟正电源轨电压。
10.根据权利要求9所述的方法，其中，引用所述正尾电流源到与所述负尾电流源相关联的所述虚拟负电源轨电压还包括：
耦合所述虚拟负电源轨电压到正尾电流源的正金属氧化物半导体PMOS晶体管的栅极，其中所述正尾电流源的PMOS晶体管的漏极耦合到所述虚拟正电源轨电压；且
其中，引用所述负尾电流源到与所述正尾电流源相关联的所述虚拟正电源轨电压还包括：
耦合所述虚拟正电源轨电压到负尾电流源的负金属氧化物半导体NMOS晶体管的栅极，其中所述负尾电流源的NMOS晶体管的漏极耦合到所述虚拟负电源轨电压。
11.根据权利要求10所述的方法，其中，所述正尾电流源的PMOS晶体管的源极耦合到正电源轨电压。
12.根据权利要求10所述的方法，其中，所述负尾电流源的NMOS晶体管的源极耦合到负电源轨电压。
13.根据权利要求9所述的方法，还包括：
通过耦合选自于包括场效应晶体管FET的源极、漏极、栅极和体的组的第一端子到所述虚拟正电源电压、通过耦合选自于包括所述FET的源极、漏极、栅极和体的组的第二端子到所述虚拟负电源电压、通过耦合选自于包括所述FET的源极、漏极、栅极和体的组的第三端子到正电源电压、通过耦合选自于包括所述FET的源极、漏极、栅极和体的组的第四端子到负电源电压，来增大缺陷电流容限。
14.一种自偏置接收器，包括：
耦合到正尾电流源的正电源电压，所述正尾电流源提供虚拟正电源电压；
耦合到负尾电流源的负电源电压，所述负尾电流源提供虚拟负电源电压；
差分放大器，包括耦合到所述虚拟正电源电压的正驱动器部分以及耦合到所述虚拟负电源电压的负驱动器部分，所述虚拟正电源电压控制所述负尾电流源，所述虚拟负电源电压控制所述正尾电流源。
15.根据权利要求14所述的自偏置接收器，其中，所述正尾电流源包括：
正金属氧化物半导体PMOS晶体管，其中所述PMOS晶体管的栅极耦合到所述虚拟负电源电压，所述PMOS晶体管的源极耦合到所述正电源电压，所述PMOS晶体管的漏极耦合到所述虚拟正电源电压。
16.根据权利要求15所述的自偏置接收器，其中，所述负尾电流源包括：
负金属氧化物半导体NMOS晶体管，其中所述NMOS晶体管的栅极耦合到所述虚拟正电源电压，所述NMOS晶体管的源极耦合到所述负电源电压，所述NMOS晶体管的漏极耦合到所述虚拟负电源电压。
17.根据权利要求16所述的自偏置接收器，还包括：
使能电路，其中所述使能电路选择性地耦合所述NMOS晶体管的源极到所述负电源电压。
18.根据权利要求14所述的自偏置接收器，还包括：
启动电路，所述启动电路耦合到所述虚拟正电源电压和所述虚拟负电源电压。
19.根据权利要求18所述的自偏置接收器，其中，所述启动电路还包括：
金属氧化物半导体MOS晶体管，其中所述MOS晶体管的第一端子耦合到所述虚拟正电源电压，所述MOS晶体管的第二端子耦合到所述虚拟负电源电压，所述MOS晶体管的第三端子耦合到所述负电源电压，所述MOS晶体管的第四端子耦合到所述正电源电压。
20.根据权利要求19所述的自偏置接收器，其中，所述MOS晶体管还包括：
第二PMOS晶体管，其中所述第二PMOS晶体管的栅极耦合到所述虚拟正电源电压，所述第二PMOS晶体管的源极耦合到所述虚拟负电源电压，所述第二PMOS晶体管的漏极耦合到所述负电源电压，所述第二PMOS晶体管的体耦合到所述正电源电压。
21.根据权利要求18所述的自偏置接收器，其中，所述启动电路提供至少3微安的缺陷电流容限。
CN201310102611.2A 2012-03-30 2013-03-28 带有启动电路的完全互补的自偏置差分接收器 Expired - Fee Related CN103368510B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/435,981 US8823454B2 (en) 2012-03-30 2012-03-30 Fully complementary self-biased differential receiver with startup circuit
US13/435,981 2012-03-30

Publications (2)

Publication Number Publication Date
CN103368510A true CN103368510A (zh) 2013-10-23
CN103368510B CN103368510B (zh) 2017-10-13

Family

ID=49234102

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310102611.2A Expired - Fee Related CN103368510B (zh) 2012-03-30 2013-03-28 带有启动电路的完全互补的自偏置差分接收器

Country Status (3)

Country Link
US (1) US8823454B2 (zh)
JP (1) JP6176826B2 (zh)
CN (1) CN103368510B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108008933A (zh) * 2016-11-02 2018-05-08 中芯国际集成电路制造(上海)有限公司 一种用于产生芯片的随机序列号的电路及包括该电路的芯片
CN110492858A (zh) * 2018-05-15 2019-11-22 爱思开海力士有限公司 放大器及使用该放大器的接收电路、半导体装置和系统
CN112152606A (zh) * 2020-09-28 2020-12-29 中国电子科技集团公司第二十四研究所 接口电路及电子装置

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9294095B2 (en) * 2013-09-19 2016-03-22 Micron Technology, Inc. Apparatuses and methods for input buffer having combined output
US9130563B1 (en) * 2014-05-22 2015-09-08 Xilinx, Inc. Programmable receivers and methods of implementing a programmable receiver in an integrated circuit
US9251875B1 (en) * 2014-09-26 2016-02-02 Qualcomm Incorporated Register file circuit and method for improving the minimum operating supply voltage
US10187229B2 (en) * 2016-03-07 2019-01-22 Texas Instruments Incorporated Bi-directional, full-duplex differential communication over a single conductor pair
CN114616754A (zh) * 2019-10-30 2022-06-10 华为技术有限公司 运算放大器及运算放大器的启动电路

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4336615A (en) * 1980-10-02 1982-06-22 Rca Corporation Linear loading for PWM filter
US6046638A (en) * 1998-03-04 2000-04-04 Nortel Networks Corporation Receive amplifier for reception of high-speed data signals
US6696894B1 (en) * 2002-06-12 2004-02-24 Analog Devices, Inc. Operational amplifier with independent input offset trim for high and low common mode input voltages
CN201663584U (zh) * 2010-04-06 2010-12-01 四川和芯微电子股份有限公司 前置均衡放大电路
CN101943613A (zh) * 2009-07-03 2011-01-12 飞思卡尔半导体公司 亚阈值cmos温度检测器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4937476A (en) 1988-06-16 1990-06-26 Intel Corporation Self-biased, high-gain differential amplifier with feedback
US4958133A (en) 1989-11-13 1990-09-18 Intel Corporation CMOS complementary self-biased differential amplifier with rail-to-rail common-mode input-voltage range
US5703532A (en) 1995-12-13 1997-12-30 International Business Machines Corporation Fully differential self-biased signal receiver
US6169424B1 (en) 1998-11-03 2001-01-02 Intel Corporation Self-biasing sense amplifier
JP2000306382A (ja) * 1999-02-17 2000-11-02 Hitachi Ltd 半導体集積回路装置
KR100366616B1 (ko) 1999-05-19 2003-01-09 삼성전자 주식회사 저전압 인터페이스용 고속 입력버퍼 회로
US6304141B1 (en) 2000-06-30 2001-10-16 Intel Corporation Complementary input self-biased differential amplifier with gain compensation
US6804305B1 (en) 2000-08-09 2004-10-12 International Business Machines Corporation Wide common mode range differential receiver
US6738432B2 (en) * 2001-03-21 2004-05-18 Ericsson Inc. System and method for RF signal amplification
US6864725B2 (en) 2002-06-05 2005-03-08 Micron Technology, Inc. Low current wide VREF range input buffer
US6924702B2 (en) 2003-06-17 2005-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Low supply voltage and self-biased high speed receiver
JP2005063026A (ja) * 2003-08-08 2005-03-10 Nec Micro Systems Ltd 基準電圧発生回路
JP3936952B2 (ja) * 2004-11-26 2007-06-27 株式会社半導体理工学研究センター Ａｂ級ｃｍｏｓ出力回路
US7863981B2 (en) * 2008-04-02 2011-01-04 Spectra Linear, Inc. Rail-to-rail operational amplifier

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4336615A (en) * 1980-10-02 1982-06-22 Rca Corporation Linear loading for PWM filter
US6046638A (en) * 1998-03-04 2000-04-04 Nortel Networks Corporation Receive amplifier for reception of high-speed data signals
US6696894B1 (en) * 2002-06-12 2004-02-24 Analog Devices, Inc. Operational amplifier with independent input offset trim for high and low common mode input voltages
CN101943613A (zh) * 2009-07-03 2011-01-12 飞思卡尔半导体公司 亚阈值cmos温度检测器
CN201663584U (zh) * 2010-04-06 2010-12-01 四川和芯微电子股份有限公司 前置均衡放大电路

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108008933A (zh) * 2016-11-02 2018-05-08 中芯国际集成电路制造(上海)有限公司 一种用于产生芯片的随机序列号的电路及包括该电路的芯片
CN110492858A (zh) * 2018-05-15 2019-11-22 爱思开海力士有限公司 放大器及使用该放大器的接收电路、半导体装置和系统
CN110492858B (zh) * 2018-05-15 2023-04-25 爱思开海力士有限公司 放大器及使用该放大器的接收电路、半导体装置和系统
CN112152606A (zh) * 2020-09-28 2020-12-29 中国电子科技集团公司第二十四研究所 接口电路及电子装置
CN112152606B (zh) * 2020-09-28 2023-12-26 中国电子科技集团公司第二十四研究所 接口电路及电子装置

Also Published As

Publication number Publication date
CN103368510B (zh) 2017-10-13
US8823454B2 (en) 2014-09-02
JP6176826B2 (ja) 2017-08-09
US20130257513A1 (en) 2013-10-03
JP2013214957A (ja) 2013-10-17

Similar Documents

Publication Publication Date Title
CN103368510A (zh) 带有启动电路的完全互补的自偏置差分接收器
CN103856205B (zh) 电平转换电路、用于驱动高压器件的驱动电路以及相应的方法
US7804350B1 (en) Level shifting using cross-coupled cascode transistors
US20150171861A1 (en) Analog switches and methods for controlling analog switches
US9059700B2 (en) Voltage translator
US20130222037A1 (en) Voltage level shifter
CN103455073B (zh) 电流过冲限制电路
US9444451B2 (en) Switch circuit
US7724069B1 (en) Analog switch for operation outside power rails with low supply current
KR20140104352A (ko) 레벨 시프트 회로
US9432005B2 (en) Pull-up circuit and related method
US7061322B2 (en) Low voltage differential amplifier circuit and bias control technique enabling accommodation of an increased range of input levels
CN108336991B (zh) 电平移位电路
JP5248993B2 (ja) ブートストラップ回路
US20180026627A1 (en) Level shifter
US10355675B2 (en) Input circuit
US20120319736A1 (en) Comparator and method with adjustable speed and power consumption
US10256818B2 (en) Level shifter
JPWO2006087845A1 (ja) レベルシフト回路及びこれを備えた半導体集積回路
US7170329B2 (en) Current comparator with hysteresis
US7782124B2 (en) Voltage supply circuit of semiconductor device
CN111506150B (zh) 输入电路
US7439772B2 (en) Level shifting circuit and method reducing leakage current
US8593222B2 (en) Amplifier
US20120229164A1 (en) Output circuit and output control system

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: Texas in the United States

Patentee after: NXP America Co Ltd

Address before: Texas in the United States

Patentee before: Fisical Semiconductor Inc.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20171013

Termination date: 20190328