CN103368484B - 电机运动控制电路及其控制方法 - Google Patents

Abstract

本发明揭示了一种电机运动控制电路，包括时钟模块、启动单元、状态控制器、DDS数字分频器、微处理器接口电路、加速单元、减速单元；电路还包括频率控制字变化值生成单元，用以根据频率加速度控制字实时生成一个频率控制字变化值，实现频率加减速；所述频率控制字变化值生成单元包括频率控制字变化值计算累加器、高位取值电路及清零电路；所述加速单元包含频率控制字累加器；所述减速单元包含频率控制字递减器。本发明的技术方案提供了的根据频率加速度实时加减速的方法，连续性好，成本低，便于二次开发。以本方案用于控制步进电机，实现实时加速度控制，便于高速启动和停止，防止失步和过冲，实现精确定位。

Description

电机运动控制电路及其控制方法

技术领域

本发明属于运动控制技术领域，涉及一种运动控制电路，尤其涉及一种基于DDS数字分频技术进行频率加减速的电机运动控制电路；同时，本发明还涉及上述电机运动控制电路的控制方法。

背景技术

中国专利公开号101299589公开了一种基于DDS（直接数字式频率合成器，Direct Digital Synthesizer）技术的步进电机运动控制器，是在FPGA芯片中，建立微处理器接口和X、Y、轴的初始速度寄存器、驱动速度寄存器、加速度寄存器、减速度寄存器、加/减速度变化率寄存器、运行步长寄存器、正向软限位寄存器、负向软限位寄存器、命令字寄存器，以及X、Y、Z轴运动控制模块。运动控制模块分别控制X、Y、Z三轴的步进电机，它主要由DDS、状态机、逻辑位置寄存器、软限位模块、运行步长控制器、加速模块、减速模块、多路数据选择器等模块构成。主要由相位累加器组成的DDS实质上是一个数字分频器，根据输入频率控制字输出相应频率的方波。

该方案存在如下缺陷：梯型加速时应该是匀加速，匀加速不应该是频率每次累加相同频率步进字（应该是加速度概念不对，因为不同频率下累加一次的时间不相同）。如果每次累加相同频率步进字，当频率低时，频率加速度小，启动太慢，当频率加速到较高时，频率加速度太大，容易失步。

有鉴于此，如今迫切需要设计一种新的电机运动控制电路，以克服现有电路的上述缺陷。

发明内容

本发明所要解决的技术问题是：提供一种电机运动控制电路，在现有电机运动控制电路的基础上，根据频率加速度实时生成加减速需要的频率变化值。通过微处理器接口电路，可以方便地用ARM等微处理器进行控制。

此外，本发明还提供一种电机运动控制电路的控制方法，可根据频率加速度实时生成加减速需要的频率变化值。

为解决上述技术问题，本发明采用如下技术方案：

一种电机运动控制电路，包括：时钟模块、启动单元、状态控制器、DDS数字分频器、微处理器接口电路、加速单元、减速单元；

所述电机运动控制电路可基于现场可编程门阵列FPGA。

所述DDS数字分频器主要由相位累加器构成，用以根据频率控制字产生相应的脉冲；

所述电机运动控制电路还包括频率控制字变化值生成单元，用以生成一个频率控制字变化值dF；同时DDS数字分频器生成一个频率变化值df；所述电机运动控制电路用以通过如下方法生成一个频率变化值df：根据所述频率变化值df与频率加速度a，频率变化值df与输出频率f_n的关系为df=a/f_n，以此实现频率加减速；

所述频率控制字变化值生成单元包括频率控制字变化值计算累加器、高位取值电路及清零电路；在每一个时钟上升沿或下降沿，DDS数字分频器的相位累加器累加频率控制字FCW_n,同时,所述频率控制字变化值计算累加器累加加速度控制字ACW_n，当DDS数字分频器的相位累加器满量溢出时，所述高位取值电路对频率控制字变化值计算累加器高位取值作为频率控制字变化值dF，在所述状态控制器控制下，直接连接到加速单元或减速单元，所述清零电路对频率控制字变化值计算累加器高位清零；

所述加速单元包含频率控制字累加器，用以在加速阶段，每周期中相位累加器满量溢出时累加频率控制字变化值dF:FCW_n+1=FCW_n+dF，频率控制字累加器输出新的频率控制字；DDS数字分频器根据新的频率控制字产生相应频率的脉冲输出；

所述减速单元包含频率控制字递减器，用以在减速阶段，每周期中相位累加器满量溢出时递减频率控制字变化值dF:FCW_n+1=FCW_n-dF，频率控制字递减器输出新的频率控制字；DDS数字分频器根据新的频率控制字产生相应频率的脉冲输出；

所述状态控制器负责各电路之间的控制工作，同时负责加减速曲线控制；

所述状态控制器还包括减速点检测电路，用于转入减速阶段；

所述启动单元用于初始化各种寄存器变量，如：频率控制字变化值计算累加器，加速度控制字，频率控制字，相位累加器都被赋予一个初值；

所述微处理器接口电路接收外部处理器命令并转发给相应的内部寄存器或从内部寄存器中提取状态信息到外部处理器及输出脉冲，接收外部处理器命令的相应寄存器包括：启动频率寄存器，驱动频率寄存器，加速度控制字寄存器，控制命令寄存器，运行步长寄存器；

所述时钟模块提供一个各电路需要的时钟信号；

作为一种优选实施方式，所述时钟模块包括有锁相环PLL，输出的频率为相位累加器计数容量2^N的1倍。其中，N为相位累加器的位数。

当所述频率控制字变化值计算累加器高位取值大于一设定常数C时，频率控制字变化值计算累加器停止累加，频率控制字变化值dF取值为常数C。

一种上述电机运动控制电路的控制方法，所述控制方法包括：

步骤S1：频率控制字变化值生成单元根据频率加速度控制字ACW_n生成一个频率控制字变化值dF；具体包括：

在每一个时钟上升沿或下降沿，DDS数字分频器的相位累加器累加频率控制字FCW_n，同时，所述频率控制字变化值计算累加器累加加速度控制字ACW_n，当DDS数字分频器的相位累加器满量溢出时，高位取值电路对频率控制字变化值计算累加器高位取值作为频率控制字变化值dF，在所述状态控制器控制下，直接连接到加速单元或减速单元，清零电路对频率控制字变化值计算累加器高位清零；

步骤S2：在加速阶段，加速单元的频率控制字累加器在每周期中相位累加器满量溢出时累加频率控制字变化值dF:FCW_n+1=FCW_n+dF，频率控制字累加器输出新的频率控制字；DDS数字分频器根据新的频率控制字产生相应频率的脉冲输出；

在减速阶段，减速单元的频率控制字递减器在每周期中相位累加器满量溢出时递减频率变化值dF:FCW_n+1=FCW_n-dF，频率控制字递减器输出新的频率控制字；DDS数字分频器根据新的频率控制字产生相应频率的脉冲输出。

作为本发明的一种实施方式，所述控制方法还包括：状态控制器负责各电路之间的控制工作，同时负责加减速曲线控制；时钟模块提供各电路需要的时钟信号。

所述控制方法还包括：所述电机运动控制电路生成一个频率变化值df的方法如下：根据所述频率变化值df与频率加速度a，频率变化值df与输出频率f_n的关系为df=a/f_n，以此实现频率加减速。

作为本发明的一种实施方式，所述控制方法还包括：当所述频率控制字变化值计算累加器高位取值大于一设定常数C时，所述频率控制字变化值计算累加器停止累加，频率控制字变化值dF取值为常数C。

本发明的有益效果在于：本发明的技术方案提供了根据频率加速度实时加减速的方法，连续性好，成本低，便于二次开发；当时钟信号的频率为相位累加器计数容量2^N的1倍时，输出频率等于频率控制字，精确度高；以本方案用于控制步进电机，实现实时加速度控制，便于高速启动和停止，防止失步和过冲，实现精确定位。

附图说明

图1为频率加速度计算的说明图。

图2为电机运动控制电路的组成示意图。

具体实施方式

下面结合附图和实施方式对本发明做进一步说明。

实施例一

请参阅图2，本发明揭示了一种电机运动控制电路，包括：时钟模块、启动单元、状态控制器、DDS数字分频器20、微处理器接口电路、加速单元30、减速单元40，所述电机运动控制电路还包括频率控制字变化值生成单元10，用以生成一个频率控制字变化值dF；频率控制字连接到DDS数字分频器20输入端，DDS数字分频器20用以根据频率控制字产生相应频率的脉冲输出，频率控制字变化值dF使DDS数字分频器生成一个频率变化值df；所述电机运动控制电路通过如下方法生成一个频率变化值df：根据所述频率变化值df与频率加速度a，频率变化值df与输出频率f_n的关系为df=a/f_n，以此实现频率加减速。

图1为频率加速度计算说明图,输出脉冲的第n和n+1个的周期分别为T_n和T_n+1（频率分别为f_n和f_n+1），第n和n+1个脉冲之间的时间T=（T_n+1+T_n)/2，瞬时频率加速度定义a=Δf/Δt：

a=（f_n+1-f_n）/T；

当频率比较大时可以近似处理为：

T≈T_n    （0）

而T_n=1/f_n，则有：a=（f_n+1-f_n）×f_n，即df=a/f_n。

由以上分析可知，要使频率在f_n时以频率加速度a加速，频率变化值df与频率加速度a及频率f_n的关系为：df=a/f_n。

下面阐述本发明实现频率变化值df、频率加速度a和输出频率f_n的关系为df=a/f_n的生成原理：

在每一个时钟上升沿或下降沿，DDS数字分频器20的相位累加器21累加频率控制字FCW_n，同时，频率控制字变化值计算累加器累加加速度控制字ACW_n，当相位累加器累加满量时产生一次溢出，完成一个频率周期的动作，对于一个计数容量为2^N的相位累加器（N为相位累加器的位数），DDS数字分频器输出频率为：

f_n=FCW_n×f_clk/MODE    （1）

fclk为时钟频率，MODE为相位累加器模值2^N。

频率控制字FCW_n的累加次数为MODE/FCW_n，

相位累加器累加满量时产生一次溢出的一个周期内，加速度控制字ACW_n也经过MODE/FCW_n次累加，频率控制字变化值计算累加器的累加值为ACW_n×MODE/FCW_n，频率控制字变化值dF取其高位（本实施例为第m=10位以上）得到：

dF=ACW_n×MODE/(FCW_n×2^m)    (2)

m为正整数。

由式（1）频率与频率控制字的比例关系有：

df=dF×f_clk/MODE

再由式（1）、（2）得：

df=ACW_n×（f_clk/MODE）²×MODE/(f_n×2^m)    （3）

设定加速度控制字ACW_n与频率加速度a的关系为

a=ACW_n×（f_clk/MODE）²×MODE/2^m    （4）

由（3）、（4）两式得到，频率控制字变化值df=a/f_n。

同样的频率加速度，频率越高频率控制字变化值越小，反之，频率越低，频率控制字变化值越大，提高了效率。但是，输出频率f_n太小时，由a/f_n得到的df大，式（0）不成立，实际值与频率加速度a相差太大，因此，当高位取值大于C(C为一常数，如20HZ)，频率控制字变化值计算累加器停止累加，频率控制字变化值dF=C。

本实施例中，所述频率控制字变化值生成单元10包括频率控制字变化值计算累加器11、高位取值电路12及清零电路13。启动单元先初始化各寄存器变量，所述寄存器包括频率控制字变化值计算累加器，加速度控制字，频率控制字，相位累加器，然后，DDS数字分频器的相位累加器在每一个时钟上升沿或下降沿累加频率控制字FCW_n，

Verilog HDL代码可以为：COUNT_CLK<=COUNT_CLK+FCW;

同时，所述频率控制字变化值计算累加器11在每一个时钟上升沿或下降沿累加加速度控制字ACW_n，

Verilog HDL代码可以为：B<=B+ACW;

当DDS数字分频器的相位累加器满量溢出时，所述高位取值电路12对频率控制字变化值计算累加器高位取值作为频率控制字变化值dF，在所述状态控制器控制下，直接送到加速单元或减速单元，

Verilog HDL代码可以为：FCW<=FCW+B[20:10];

或FCW<=FCW-B[20:10];

所述清零电路13对频率控制字变化值计算累加器高位清零。

Verilog HDL代码可以为：B[20:10]<=0;

频率控制字变化值计算累加器低位不必清零，作为余值，累加后可以进到高位，提高加速的精度。

所述加速单元30包含频率控制字累加器31，用以在加速阶段，每周期中相位累加器满量溢出时累加频率控制字变化值dF:FCW_n+1=FCW_n+dF，频率控制字累加器输出新的频率控制字。所述减速单元40包含频率控制字递减器41，用以在减速阶段，每周期中相位累加器满量溢出时递减频率控制字变化值dF:FCW_n+1=FCW_n-dF，频率控制字递减器输出新的频率控制字。

本实施例中，所述状态控制器负责各电路之间的控制工作，及加减速曲线控制，如实现梯形曲线的加速阶段、匀速阶段、减速阶段；所述状态控制器还包括减速点检测电路，用于转入减速阶段；所述微处理器接口电路接收外部处理器命令并转发给相应的内部寄存器或从内部寄存器中提取状态信息到外部处理器及输出脉冲，接收外部处理器命令的相应寄存器包括：启动频率寄存器，驱动频率寄存器，加速度控制字寄存器，控制命令寄存器，运行步长寄存器；

由式（1）可知，为了使输出频率与频率控制字相等，时钟模块包括有PLL，输出时钟的频率为与相位累加器计数容量相同的2^N，N为相位累加器的位数；或者，改进DDS数字分频器，设置一个与输出时钟频率f_clk相等的模值MODE作为溢出值；也可以使f_clk与MODE成整数比例关系，得到f_clk=2×MODE,或f_clk=MODE/2或f_clk=MODE/10等关系。

此外，当所述频率控制字变化值计算累加器高位取值大于一设定常数C时，频率控制字变化值计算累加器停止累加，频率控制字变化值dF取值为常数C。使频率加速度连续且有所减小。

Verilog HDL代码可以为：if(B[20:10]<C)B<=B+ACW;

本实施例中，采用FPGA通过verilog HDL硬件描述语言编程，经工具软件综合、布局布线实现电路各模块，FPGA型号是Micosemi(原Actel)的ProASIC3/E系列的基于Flash的A3P250，具有上电即运行，低成本，低功率，高性能，固件错误免疫，加密的ISP，带锁相环（PLL）等特点。

实施例二

一种实施例一所述电机运动控制电路的控制方法，所述控制方法包括：

步骤S1：频率控制字变化值生成单元根据频率加速度控制字ACW_n生成一个频率控制字变化值dF；

具体地，所述频率控制字变化值生成单元包括频率控制字变化值计算累加器、高位取值电路及清零电路；在每一个时钟上升沿或下降沿，DDS数字分频器的相位累加器累加频率控制字FCW_n，同时，所述频率控制字变化值计算累加器累加加速度控制字ACW_n，当DDS数字分频器的相位累加器满量溢出时，所述高位取值电路对频率控制字变化值计算累加器高位取值作为频率控制字变化值dF，所述清零电路对频率控制字变化值计算累加器高位清零；

本实施例中，所述电机运动控制电路生成一个频率变化值df的方法如下：根据所述频率变化值df与频率加速度a，频率变化值df与输出频率f_n的关系为df=a/f_n，以此实现频率加减速。

步骤S2：在加速阶段，加速单元的频率控制字累加器在每周期中相位累加器满量溢出时累加频率控制字变化值dF:FCW_n+1=FCW_n+dF，频率控制字累加器输出新的频率控制字；DDS数字分频器根据新的频率控制字产生相应频率的脉冲输出；

在减速阶段，减速单元的频率控制字递减器在每周期中相位累加器满量溢出时递减频率变化值dF:FCW_n+1=FCW_n-dF，频率控制字递减器输出新的频率控制字；DDS数字分频器根据新的频率控制字产生相应频率的脉冲输出。

优选地，当所述频率控制字变化值计算累加器高位取值大于一设定常数C时，所述频率控制字变化值计算累加器停止累加，频率控制字变化值dF取值为常数C。

这里本发明的描述和应用是说明性的，并非想将本发明的范围限制在上述实施方式中。这里所披露的实施例的变形和改变是可能的，对于那些本领域的普通技术人员来说实施例的替换和等效的各种部件是公知的。本领域技术人员应该清楚的是，在不脱离本发明的精神或本质特征的情况下，本发明可以以其它形式、结构、布置、比例，以及用其它组件、材料和部件来实现。在不脱离本发明范围和精神的情况下，可以对这里所披露的实施例进行其它变形和改变。

Claims (10)

1.一种电机运动控制电路，包括：DDS数字分频器、加速单元、减速单元；其特征在于：

所述DDS数字分频器主要由相位累加器构成，用以根据频率控制字产生相应频率的脉冲输出；

所述电机运动控制电路还包括频率控制字变化值生成单元，用以根据频率加速度控制字ACW_n生成一个频率控制字变化值dF；

所述频率控制字变化值生成单元包括频率控制字变化值计算累加器、高位取值电路及清零电路；在每一个时钟上升沿或下降沿，DDS数字分频器的相位累加器累加频率控制字FCW_n，同时，所述频率控制字变化值计算累加器累加频率加速度控制字ACW_n，当DDS数字分频器的相位累加器满量溢出时，所述高位取值电路对频率控制字变化值计算累加器高位取值作为频率控制字变化值dF，所述清零电路对频率控制字变化值计算累加器高位清零；

所述加速单元包含频率控制字累加器，用以在加速阶段，每周期中相位累加器满量溢出时，频率控制字累加器累加频率控制字变化值dF:FCW_n+1＝FCW_n+dF，频率控制字累加器输出新的频率控制字；DDS数字分频器根据新的频率控制字产生相应频率的脉冲输出；

所述减速单元包含频率控制字递减器，用以在减速阶段，每周期中相位累加器满量溢出时，频率控制字递减器递减频率控制字变化值dF:FCW_n+1＝FCW_n-dF，频率控制字递减器输出新的频率控制字；DDS数字分频器根据新的频率控制字产生相应频率的脉冲输出。

2.根据权利要求1所述的电机运动控制电路，其特征在于：

所述电机运动控制电路还包括：

时钟模块，用以提供一个各电路需要的时钟信号；

状态控制器，负责各电路之间的控制工作，同时负责加减速曲线控制；

减速点检测电路，用以转入减速阶段；

启动单元，用于初始化各种寄存器变量,所述寄存器包括频率控制字变化值计算累加器，频率加速度控制字ACW_n，频率控制字，相位累加器；

微处理器接口电路，用以接收外部处理器命令并转发给相应的内部寄存器或从内部寄存器中提取状态信息到外部处理器及输出脉冲，接收外部处理器命令的相应寄存器包括：启动频率寄存器，驱动频率寄存器，频率加速度控制字ACW_n寄存器，控制命令寄存器，运行步长寄存器。

3.根据权利要求1或2所述的电机运动控制电路，其特征在于：

所述控制电路还包括时钟模块，时钟模块包括有锁相环PLL，输出的时钟频率为相位累加器计数容量2^N的1倍；其中，N为相位累加器的位数。

4.根据权利要求1所述的电机运动控制电路，其特征在于：

所述电机运动控制电路用以通过如下方法生成一个频率变化值df：根据所述频率变化值df与频率加速度a，频率变化值df与输出频率f_n的关系为df＝a/f_n，以此实现频率加减速。

5.根据权利要求1所述的电机运动控制电路，其特征在于：

当所述频率控制字变化值计算累加器高位取值大于一设定常数C时，所述频率控制字变化值计算累加器停止累加，频率控制字变化值dF取值为常数C。

6.根据权利要求1所述的电机运动控制电路，其特征在于：

所述电机运动控制电路基于现场可编程门阵列FPGA。

7.一种权利要求1至6之一所述电机运动控制电路的控制方法，其特征在于，所述控制方法包括：

步骤S1：频率控制字变化值生成单元根据频率加速度控制字ACW_n生成一个频率控制字变化值dF；具体包括：

在每一个时钟上升沿或下降沿，DDS数字分频器的相位累加器累加频率控制字FCW_n，同时，所述频率控制字变化值计算累加器累加频率加速度控制字ACW_n，当DDS数字分频器的相位累加器满量溢出时，高位取值电路对频率控制字变化值计算累加器高位取值作为频率控制字变化值dF，清零电路对频率控制字变化值计算累加器高位清零；

步骤S2：在加速阶段，加速单元的频率控制字累加器在每周期中相位累加器满量溢出时累加频率控制字变化值dF:FCW_n+1＝FCW_n+dF，频率控制字累加器输出新的频率控制字；DDS数字分频器根据新的频率控制字产生相应频率的脉冲输出；

在减速阶段，减速单元的频率控制字递减器在每周期中相位累加器满量溢出时递减频率变化值dF:FCW_n+1＝FCW_n-dF，频率控制字递减器输出新的频率控制字；DDS数字分频器根据新的频率控制字产生相应频率的脉冲输出。

8.根据权利要求7所述的控制方法，其特征在于：

所述控制方法还包括：

状态控制器负责各电路之间的控制工作，同时负责加减速曲线控制；

时钟模块提供一个各电路需要的时钟信号。

9.根据权利要求7所述的控制方法，其特征在于：

所述控制方法还包括：所述电机运动控制电路生成一个频率变化值df的方法如下：根据所述频率变化值df与频率加速度a，频率变化值df与输出频率f_n的关系为df＝a/f_n，以此实现频率加减速。

10.根据权利要求7所述的控制方法，其特征在于：

所述控制方法还包括：当所述频率控制字变化值计算累加器高位取值大于一设定常数C时，所述频率控制字变化值计算累加器停止累加，频率控制字变化值dF取值为常数C。