CN103348479A - 半导体器件 - Google Patents

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内海诚
加藤祯宏
岩见正之
古川拓也
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Furukawa Electric Co Ltd
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Abstract

提供一种半导体器件，其具备：基板；通道层，其设置在基板上，由第1氮化物系化合物半导体构成；阻挡层，其设置在通道层上；第1电极，其设置在阻挡层上；以及第2电极，其设置在通道层的上方，阻挡层具有：势垒层，其设置在通道层上、由比第1氮化物系化合物半导体带隙能量大的第2氮化物系化合物半导体构成；和量子能级层，其由比第2氮化物系化合物半导体带隙能量小的第3氮化物系化合物半导体构成，形成了量子能级。

Description

半导体器件
技术领域
本发明涉及半导体器件。
背景技术
在由氮化物系化合物半导体的GaN(氮化镓)形成的通道层和由AlGaN形成的阻挡层之间，插入了多层膜的HFET(异质结连接场效应晶体管)已为公知(比如，专利文献1)。以不形成量子能级的厚度将由GaN形成的层和由AlN形成的层进行层积而形成多层膜。
专利文献1日本特开2005-354101号公报
发明内容
发明要解决的问题
通过在通道层和阻挡层之间形成由厚度2nm的AlN形成的层，能防止2维电子气的分布在阻挡层蔓延，能提高载流子的迁移率。可是，由于由GaN形成的通道层、多层膜的由AlN形成的层、多层膜的由GaN形成的层及由AlGaN形成的阻挡层之间的异质结连接而产生晶体的位错。据此，贯通阻挡层的位错数增加。位错因为成为电流的路径，所以在阻挡层上形成的电极和通道层之间的漏泄电流增加。
同时，在通道层和阻挡层之间，如果插入由AlN形成的层的话，则在阻挡层上形成的欧姆电极和通道层之间的接触电阻变高。如以上所述，难以兼具由于载流子的迁移率变高而造成的低表面电阻化和漏泄电流的降低、及欧姆电极的接触电阻的降低。
用于解决问题的方案
本发明的第1方式中，提供半导体器件，其具备：基板；通道层，其设置在基板上，由第1氮化物系化合物半导体构成；阻挡层，其设置在通道层上；第1电极，其设置在阻挡层上；以及第2电极，其设置在通道层的上方，阻挡层具有：势垒层，其设置在通道层上、由比第1氮化物系化合物半导体的带隙能量大的第2氮化物系化合物半导体构成；和量子能级层，其设置在势垒层上、由比第2氮化物系化合物半导体带隙能量小的第3氮化物系化合物半导体构成，形成了量子能级。
需要说明的是，上述的发明概要并非列举出本发明的必要特征的全部，这些的特征群的子组合也能够成为发明。
附图说明
【图1】是本发明的第1实施方式涉及的肖特基势垒二极管(SBD)的剖面图。
【图2】是阻挡层的光致发光光谱。
【图3】是本发明的第2实施方式涉及的SBD的剖面图。
【图4】是本发明的第3实施方式涉及的SBD的剖面图。
【图5】是本发明的第4实施方式涉及的HFET的剖面图。
具体实施方式
以下，通过发明的实施方式说明本发明的(一)侧面，不过，以下的实施方式并不限定权利要求范围所涉及的发明，另外，在实施方式中说明的特征组合并非全部都是发明的解决手段所必须的。
图1是本发明的第1实施方式涉及的SBD100(肖特基势垒二极管)的剖面图。SBD100具备基板110、缓冲层120、通道层130、阻挡层140、绝缘层150、欧姆电极160和肖特基电极170。
通道层130被设置在基板110的上方，由氮化物系化合物半导体构成。通道层130可以由GaN形成。通道层130可以由掺杂了杂质的或无掺杂的GaN构成。通道层130的厚度，譬如是1000nm。阻挡层140是在通道层130上面重复层积势垒层142及量子能级层144而形成的。势垒层142由比形成通道层130的氮化物系化合物半导体的带隙能量大的氮化物系化合物半导体构成。势垒层142可以由AlN形成。量子能级层144由比形成势垒层142的氮化物系化合物半导体的带隙能量小的氮化物系化合物半导体构成。量子能级层144可以由GaN形成。
可以在通道层130上面形成势垒层142。通过通道层130和阻挡层140之间的异质结连接，在通道层130的阻挡层140一侧的界面发生2维电子气。如果带隙能量大的势垒层142接触到通道层130的上面的话，能够防止通道层130的2维电子气扩展到阻挡层140。由此，能够提高在通道层130中的载流子的迁移率。
在势垒层142上形成量子能级层144。势垒层142及量子能级层144的厚度被调整而由势垒层142及量子能级层144形成方势阱的话，则在量子能级层144形成量子能级。因为载流子传递在量子能级层144所形成的量子能级，所以在通道层130和欧姆电极160之间的接触电阻变低。同时，通过形成较薄的势垒层142，而使形成于势垒层142的位错变少。由此，肖特基电极170和通道层130之间的漏泄电流变小。并且，因为较薄地形成势垒层142，所以欧姆电极160和通道层130之间的接触电阻变低。
基板110可以是蓝宝石基板。同时，基板110也可以是Si基板、SiC基板、GaN基板以及能够在基板表面上形成氮化物系化合物半导体层的基板。
缓冲层120可以被设置在基板110和通道层130之间。缓冲层120可以是由氮化物系化合物半导体构成的层。譬如，缓冲层120可以用由AlN形成的层、由GaN形成的层、由AlGaN形成的层或将这些层层积而得到的多层膜形成。缓冲层120的厚度，譬如是20nm。作为基板110，在使用能形成结晶性好的氮化物系化合物半导体层的基板时，可以省略缓冲层120而在基板110上形成缓冲层120。
缓冲层120、通道层130、势垒层142及量子能级层144可以用MOCVD法形成。譬如，当形成通道层130或量子能级层144时，将基板110设置于MOCVD装置，再将三甲基镓(TMGa)和氨(NH3)导入到MOCVD装置的腔室，从而外延生长GaN。另外，形成缓冲层120或势垒层142时，将三甲基铝(TMAl)和NH3导入到MOCVD装置的腔室，从而外延生长AlN。
作为其他的实施方式，缓冲层120、通道层130、势垒层142及量子能级层144的全部或者一部分还可以通过HVPE法(氢化物气相外延生长法)或MBE法(分子束外延法)形成。另外，势垒层142也可以由AlXGa1-XN(0<X<以1)形成。
绝缘层150在阻挡层140上面的一部分上形成。绝缘层150可以是由绝缘性物质形成的层。譬如，绝缘层150由硅氧化膜形成。另外，绝缘层150也可以由硅氮化膜形成。在阻挡层140上面的整个面形成由绝缘性物质构成的层，然后，去除由形成欧姆电极160及肖特基电极170的部分的绝缘性物质形成的层并设置开口部，从而可以形成绝缘层150。这个时候，绝缘层150可以用CVD法及光刻法形成。
欧姆电极160可以形成在阻挡层140上面的、去除了绝缘层150的部分。欧姆电极160用与通道层130欧姆连接的材料形成。欧姆电极160的材料，譬如含Ti。欧姆电极160可以依顺序在阻挡层140上面层积由Ti形成的层、由Al形成的层、和由Au形成的层来形成。
肖特基电极170可以形成在阻挡层140上面的、去除了绝缘层150的部分。欧姆电极160和肖特基电极170可以只偏离规定的距离而形成。肖特基电极170用与通道层130肖特基连接的材料形成。肖特基电极170的材料，譬如含Ni。肖特基电极170可以按顺序在阻挡层140上面层积由Ni形成的层以及由Au构成的层来形成。欧姆电极160及肖特基电极170能够用剥离法通过溅射形成，不过形成方法不受此限定。
表1表示在将由GaN形成的量子能级层144及由AlN形成的势垒层142层积而形成阻挡层140时的SBD100的表面电阻、载流子的迁移率、载流子密度、接触电阻和漏泄电流。欧姆电极160及肖特基电极170的电极面积分别为0.02mm2。另外，欧姆电极160和肖特基电极170的电极间距离为0.01mm。关于接触电阻，使用欧姆电极160、通过Transmission Line Model法（传输线模型法）进行测量。另外，对肖特基电极170施加-50v的电压，将在欧姆电极160和肖特基电极170之间通过的电流作为漏泄电流来进行测量。
势垒层142及量子能级层144的厚度采用X射线衍射进行测量。在表1中，所谓重复次数表示势垒层142及量子能级层144的层积的重复次数。譬如，所谓重复次数4表示从通道层130向着绝缘层150、分别将势垒层142和量子能级层144各4层交替进行层积。因此，在势垒层142的厚度和量子能级层144厚度相加得到的厚度乘以重复次数所得的值为阻挡层140全体的厚度。
【表1】
Figure BDA00003627169600051
像试料编号1那样，如果势垒层142的厚度超过2nm的话，则接触电阻高且漏泄电流大。这是由于势垒层142的一层的厚度较厚，因此电阻变高、位错增加所造成的。像试料编号6那样，如果势垒层142的厚度是0.2nm以下，则接触电阻高且漏泄电流大。关于由AlN形成的势垒层142厚，如果AlN变薄至不形成晶胞的话，容易产生原子排列的混乱，容易发生位错。
因此，参照试料编号1至6，势垒层142的厚度优选为大于0.2nm且2.0nm以下，更优选为0.25nm以上且1.5nm以下。这个时候，量子能级层144的厚度优选是0.6nm以上且6.0nm以下。因为量子能级层144如果太薄而不能形成量子能级。因此，势垒层142及量子能级层144的重复层积次数优选是4次以上且31次以下，更优选24次以下。
像试料编号7那样，如果阻挡层140具有的势垒层142的厚度的合计小于阻挡层140的全体的厚度的9%，则表面电阻高。这是由于阻挡层140的全体的组成为GaN、因此通道层130载流子密度低所造成的。像试料编号11那样，如果阻挡层140具有的势垒层142的厚度的合计大于阻挡层140的全体的厚度的39%，则漏泄电流大。这是因为：由于由AlN形成的势垒层142而缺陷增加的缘故。因此，参照试料编号7至11，阻挡层140具有的势垒层142的厚度的合计优选是阻挡层140全体的厚度的9%以上且39%以下，更优选是15%以上且35%以下。
像试料编号12那样，阻挡层140的厚度在48nm以上时，接触电阻高且漏泄电流大。这是因为：由于阻挡层140厚，所以阻挡层的电阻高并且缺陷多。像试料编号17那样，阻挡层140的厚度比11nm薄的话，则表面电阻高。这是因为：由于阻挡层140薄，所以在通道层130发生的2维电子气的浓度低的缘故。因此，参照试料编号12至17，优选阻挡层140的厚度为11nm以上且比48nm薄，更优选15nm以上且40nm以下。
表2表示由GaN形成的量子能级层144的厚度为1.6nm、将由AlN形成的势垒层142及量子能级层144的层积的重复次数设为12次的SBD100表面电阻、载流子的迁移率、载流子密度、接触电阻和漏泄电流。关于势垒层142，除了距通道层130最近的、在最下部形成的势垒层142以外，其他的势垒层142的厚度全部相同、是0.55nm。距通道层130最近的、在最下部形成的势垒层142的厚度可以与其他的势垒层142的厚度有差异。表面2示出了各试料中的、距通道层130最近的、在最下部形成的势垒层142的厚度。在第1实施方式涉及的SBD100中，距通道层130最近的、在最下部形成的势垒层142与通道层130接触。其他的条件及测量方法与表面1的测量相同。
【表2】
Figure BDA00003627169600071
距通道层130最近的、在最下部形成的势垒层142的厚度为0.75nm以上且1nm以下的时候，表面电阻最低，如果比这个厚度薄，则表面电阻变高。像试料编号18那样，距通道层130最近的、在最下部形成的势垒层142的厚度为0.25nm时，表面电阻稍高。这是因为：由于势垒层142薄，所以在通道层130发生的2维电子气的浓度低的缘故。像试料编号24那样，距通道层130最近的、在最下部形成的势垒层142的厚度为2nm以上时，漏泄电流大。这是因为：由于势垒层142厚，所以缺陷多。另外，试料编号24中，迁移率稍低，表面电阻稍高。这是由于势垒层142厚而缺陷多所造成的。因此，距通道层130最近的、在最下部形成的势垒层142的厚度优选是1.9nm以下，更优选0.25nm以上且1.5nm以下，进一步优选0.5nm以上且1.25nm以下。
表3表示由AlN形成的势垒层142的厚度为0.55nm、由AlN形成的势垒层142及量子能级层144的层积的重复次数设为12次的SBD100表面电阻、载流子的迁移率、载流子密度、接触电阻和漏泄电流。关于量子能级层144，除了距通道层130最远而在最上部形成的量子能级层144以外，其他的全部的量子能级层144的厚度相同、是1.60nm。距通道层130最远而在最上部形成的量子能级层144的厚度可以与其他的量子能级层的厚度不同。在表3示出了在各试料的最上部形成的量子能级层144的厚度。在第1实施方式涉及的SBD100中，距通道层130最远而在最上部形成的量子能级层144与欧姆电极160及肖特基电极170接触。其他的条件及测量方法与表1的测量相同。
【表3】
Figure BDA00003627169600081
像试料编号29那样，距通道层130最远而在最上部形成的量子能级层144的厚度为15nm以上时，接触电阻高。这是因为量子能级层144厚的缘故。另外，载流子密度稍低，表面电阻稍高。这是因为：阻挡层140的形成接近于GaN，所以通道层130的2维电子气的浓度低。参照试料编号25至29，因为在最上部形成的量子能级层144的厚度厚时晶体的缺陷少，所以漏泄电流小。因此，距通道层130最远而在最上部形成的量子能级层144的厚度优选是0.5nm以上且14nm以下，更优选10nm以下，最好是6nm以下。
在实施方式1涉及的SBD100中，形成在通道层130附近的量子能级层144的厚度可以比远离通道层130形成的其他的量子能级层144的厚度薄。因为如果量子能级层144变薄的话，量子阱的宽度变窄，在量子能级层144形成的能级变高。因此，量子能级层144的传导带的的斜率朝向表面变缓，所以漏泄电流小。譬如，关于量子能级层144的任意一层的厚度，比与该量子能级层144相比更靠近通道层130的下侧形成的其他量子能级层144的任意一层的厚度厚。关于量子能级层144的一层的厚度，可以大于等于比与该量子能级层144相比更靠近通道层130的下侧形成的其他的任何一个量子能级层144的一层的厚度。
量子能级层144被分成包含各层的厚度相同的多个量子能级层144的多个小组，该多个小组中的一个中包含的量子能级层144的各层的厚度，可以比靠近通道层130的其他的小组中包含的量子能级层144厚度厚。或是，量子能级层144各层的厚度也可以是越靠近通道层130的越薄。量子能级层144的各层的厚度，也可以从通道层130附近的下侧形成的量子能级层144向形成在远处的量子能级层144直线性地增厚。或是，夹隔势垒层142而邻接的量子能级层144彼此的厚度差可以为从通道层130向绝缘层150朝向上侧慢慢变大。
全部的势垒层142厚度可以相同。或是，在通道层130附近被形成的势垒层142的厚度比远离通道层130形成的其他的势垒层142的厚度厚。这样，由于势垒层142的对通道层130的2维电子气的约束效应变大，所以表面电阻变小。譬如，势垒层142的任意一层的厚度，比自该势垒层142靠近通道层130的下侧形成的其他势垒层142的任意一层的厚度薄。势垒层142的一层的厚度，也可以在自该势垒层142靠近通道层130的下侧形成的其他任何势垒层142的一层的厚度以下。
势垒层142被分成包含各层的厚度相同的多个势垒层142的多个小组，该多个小组里面的一个中包含的势垒层142的各层的厚度，可以比靠近通道层130的其他的小组中包含的势垒层142的厚度薄。或是，势垒层142的各层的厚度也可以是越靠近通道层130越厚。势垒层142的各层的厚度，可以从靠近通道层130下侧形成的势垒层142向形成在远处的势垒层142直线性地变薄。同时，夹隔量子能级层144而邻接的势垒层142彼此的厚度差可以从通道层130向绝缘层150朝向上侧慢慢变小。
表4表示由GaN形成的量子能级层144的厚度的例子。在表4表示的例子中，设由AlN形成的势垒层142全部的层厚相同为0.5nm，层积势垒层142及量子能级层144的重复次数为12次。表4中的a列表示在量子能级层144中最靠近通道层130形成的量子能级层144的厚度。随着从a到l，按照这个顺序量子能级层144离通道层130变远，l列表示在量子能级层144中距通道层130最远而形成的量子能级层144的厚度。
【表4】
Figure BDA00003627169600101
试料编号30、31及32的SBD100与试料编号19的SBD相比，从肖特基电极170向通道层130的漏泄电流小50%。因此，阻挡层140具有的量子能级层144中距通道层130最远而形成的量子能级层144的厚度优选是2.5nm以上且10nm以下，更优选2.5nm以上且6nm以下，进一步优选2.5nm以上且4nm以下。这是由于如上所述量子能级层144传导带的斜率变缓的缘故。
表5表示由AlN形成的势垒层142及由GaN形成的量子能级层144的厚度的例子。在表5所示的例子中，重读层积势垒层142及量子能级层144的次数是12次。表5中的a列，表示在势垒层142及量子能级层144中距通道层130最近形成的势垒层142及量子能级层144的厚度。随着从a到l，按该顺序势垒层142及量子能级层144从通道层130远离，l列表示在势垒层142及量子能级层144中距通道层130最远而形成的势垒层142及量子能级层144的厚度。即，在表5所示的SBD100中，在通道层130上面形成由厚度0.75nm的AlN形成的势垒层142，在由厚度3.0nm的GaN形成的量子能级层144上面形成绝缘层150、欧姆电极160及肖特基电极170。
【表5】
试料编号33的SBD100与试料编号19的SBD相比，从肖特基电极170向通道层130的漏泄电流小50%，并且表面电阻低5%。这是因为如上述说明量子能级层144传的导带的斜率缓慢、且因势垒层142引起的对通道层130的2维电子气的关闭效果大。
图2是通过波长266nm的紫外线激励得到的阻挡层140光致发光光谱。空心方形对应试料编号1，实心圆对应试料编号2，空心三角形对应试料编号4，叉形标志对应试料编号5，并且短的横线(-)与试料编号6的阻挡层140对应。约3.4eV的发光峰表示GaN的带间跃迁。如图2所示，在阻挡层140比3.4eV高能一侧观察到了发光峰。这是因为在阻挡层140具有的势垒层142以及量子能级层144形成方势阱、在量子能级层144形成量子能级。
比3.4eV高能一侧的发光峰随着势垒层142的厚度变薄而强度变弱，势垒层142比0.25nm薄时几乎无法观察。这是因为势垒层142如果太薄，则不能形成量子能级。另外，比3.4eV高能一侧的发光峰随着量子能级层144的厚度变薄而向高能一侧移动。这是因为量子能级层144如果薄，则量子阱的宽度变窄、量子能级高。试料编号2至4的SBD100中，表示量子能级层144能形成量子能级。
图3，是本发明的第2实施方式涉及的SBD200的剖面图。在图3中，赋予图1同样的附图标记的要素可以具有与在图1中所说明的要素同样的功能及构成。SBD200具备基板110、缓冲层120、通道层130、阻挡层140、绝缘层150、欧姆电极160和肖特基电极170。阻挡层140是在通道层130上面层积势垒层142及量子能级层144而形成的。距通道层130最远而在最上部形成的量子能级层144在SBD200的端部被去除，可以在量子能级层144被去除的部分、势垒层142中距通道层130最远而形成的势垒层142上面形成绝缘层150。
在第2实施方式涉及的SBD200中，阻挡层140具有的量子能级层144中距通道层130最远而在最上部形成的量子能级层144，可以在肖特基电极170形成的部分被去除。肖特基电极170可以在距通道层130最远而在最上部形成的量子能级层144被去除后的部分形成，也可以在势垒层142中距通道层最远而形成的势垒层142上面形成。因为肖特基电极170接触势垒层142，所以能提高肖特基势垒。由此，能够降低从肖特基电极170向通道层130的漏泄电流。
绝缘层150形成在阻挡层140上面，然后去除形成欧姆电极160的部分的绝缘层150，在阻挡层140上面可以形成欧姆电极160。欧姆电极160譬如能用剥离法形成。
可以去除绝缘层150及距通道层130最远而在最上部形成的量子能级层144，在被去除后的部分形成肖特基电极170。在量子能级层144由GaN形成，势垒层142由AlN形成时，将势垒层142作为蚀刻停止层，在距通道层130最远而最上部形成的量子能级层144可以被去除。量子能级层144可以用使用了氯系气体的干式蚀刻法去除。肖特基电极170可以譬如用剥离法形成。
可以在阻挡层140具有的势垒层142中任意一个势垒层142的表面上形成肖特基电极170。这时，在和肖特基电极170表面接触的势垒层142更上侧形成的量子能级层144、以及势垒层142存在时所存在的势垒层142，可以在形成肖特基电极170的部分被去除。这样，能调节肖特基结的肖特基势垒的高度。
图4是本发明的第3实施方式涉及的SBD300的剖面图。在图4中赋予和图1同样的附图标记的要素可以具有与在图1中所说明的要素同样的功能及构成。SBD300具备基板110、缓冲层120、通道层130、阻挡层140、绝缘层150、欧姆电极160和肖特基电极170。阻挡层140是在通道层130上面层积势垒层142及量子能级层144而形成的。
阻挡层140可以在形成肖特基电极170的部分被去除。肖特基电极170可以在通道层130上面的、阻挡层140被去除后的部分形成。因为肖特基电极170接触通道层130，所以从肖特基电极170向通道层130的漏泄电流不受阻挡层140晶体缺陷的影响。因此，能够减小漏泄电流。距通道层130最远而在最上部形成的量子能级层144在SBD200的端部被去除，可以在量子能级层144被去除后的部分、势垒层142中距通道层130最远而形成的势垒层142上面形成绝缘层150。
绝缘层150形成在阻挡层140上面之后，去除形成欧姆电极160的部分的绝缘层150，欧姆电极160可以形成在阻挡层140上面。欧姆电极160譬如能用剥离法形成。
可以去除形成肖特基电极170的部分的绝缘层150及阻挡层140后形成肖特基电极170。可以用使用了氯系气体及氩气的干式蚀刻法去除阻挡层140，使通道层130露出。肖特基电极170譬如用剥离法形成在通道层130上面。
图5是本发明的第3实施方式涉及的HFET400(异质结连接场效应晶体管)的剖面图。在图5中赋予图1同样的附图标记的要素可以具有与在图1中所说明的要素同样的功能及构成。HFET400具备基板110、缓冲层120、通道层130、阻挡层140、绝缘层150、源极电极410，漏极电极412及栅极电极414。在通道层130上面，层积势垒层142及量子能级层144而形成阻挡层140。
绝缘层150可以在形成源极电极410、漏极电极412和栅极电极414的部分被去除。源极电极410、漏极电极412和栅极电极414可以在绝缘层150被去除后的部分、在阻挡层140上形成。源极电极410及漏极电极412可以用与通道层130欧姆连接的材料形成。源极电极410及漏极电极412的材料譬如含Ti。可以按顺序在阻挡层140上面层积由Ti形成的层、由Al形成的层、和由Au形成的层来形成欧姆电极160。
栅极电极414可以用与通道层130肖特基连接的材料形成。栅极电极414材料譬如含Ni。可以按顺序层积由Ni形成的层及由Au形成的层而在阻挡层140上面形成肖特基电极170。栅极电极414、源极电极410及漏极电极412能够采用剥离法通过溅射形成在阻挡层140上面，不过形成方法不受此限定。
通过通道层130和势垒层142的异质结连接，在通道层130的阻挡层140一侧的界面发生2维电子气。通过栅极电极414的电位控制2维电子气。
可以在阻挡层140具有的势垒层142中任意一个势垒层142的表面上形成栅极电极414。这个时候，和栅极电极414表面接触的势垒层142更上侧形成的量子能级层144、以及势垒层142存在时，可以在形成栅极电极414的部分被去除。这样，能调节栅极电极414肖特基连接的肖特基势垒的高度。
可以在形成栅极电极414的部分去除阻挡层140，在去除了通道层130上面的阻挡层140的部分形成栅极电极414。因为栅极电极414接触通道层130，所以从栅极电极414向通道层130的漏泄电流不受阻挡层140晶体缺陷的影响。这样能减小漏泄电流。
以上，通过实施方式说明了本发明，不过，本发明的技术范围并不受以上的实施方式记载的范围所限定。本领域技术人员明白，对上述实施方式施加多种多样的变更或改良。根据权利要求的记载可以明确，施加了这样的变更或改良的方式也包含在本发明的技术范围之内。
应该注意的是，在权利要求、说明书和附图中表示的装置、系统、程序，和在方法中的动作、次序、步骤，和阶段等的各处理的执行顺序，只要没有特别注明“比…先”、“在…之前”等，或者只要不是后边的处理必须使用前面的处理的输出，就可以以任意的顺序实施。有关权利要求、说明书和附图中的动作流程，为了说明上的方便，说明中使用了“首先”、“其次”、等字样，但即使这样也不意味着以这个程序实施是必须的条件。
附图标记说明
100SBD，110基板，120缓冲层，130通道层，140阻挡层，142势垒层，144量子能级层，150绝缘层，160欧姆电极，170肖特基电极，200SBD，300SBD，400HFET，410源极电极，412漏极电极，414栅极电极

Claims (19)

1.一种半导体器件，其具备：
基板；
通道层，其设置在所述基板的上方，由第1氮化物系化合物半导体构成；
阻挡层，其设置在所述通道层上；
第1电极，其设置在所述阻挡层上；以及
第2电极，其设置在所述通道层的上方，
所述阻挡层是重复层积势垒层和量子能级层而形成的，
所述势垒层设置在所述通道层上、由比所述第1氮化物系化合物半导体带隙能量大的第2氮化物系化合物半导体构成，
所述量子能级层设置在所述势垒层上、由比所述第2氮化物系化合物半导体带隙能量小的第3氮化物系化合物半导体构成，形成了量子能级。
2.根据权利要求1所述的半导体器件，其中，
所述第2氮化物系化合物半导体是AlN，
所述第3氮化物系化合物半导体是GaN。
3.根据权利要求1或2所述的半导体器件，其中，
所述阻挡层的厚度为15nm以上且40nm以下，
所述势垒层的各层的厚度为0.25nm以上且1.5nm以下。
4.根据权利要求1至3中任意一项所述的半导体器件，其中，
所述阻挡层具有的势垒层的厚度的合计是相对于所述阻挡层的厚度的15%以上。
5.根据权利要求1至4中任意一项所述的半导体器件，其中，
所述阻挡层具有的所述势垒层中、距所述通道层最近的所述势垒层的厚度为0.5nm以上且1.5nm以下。
6.根据权利要求1至5中任意一项所述的半导体器件，其中，
所述阻挡层具有的所述势垒层中、距所述通道层最近的所述势垒层的厚度与其他的所述势垒层的厚度不同。
7.根据权利要求1至6中任意一项所述的半导体器件，其中，
所述阻挡层具有的所述量子能级层中、距所述通道层最远而形成的所述量子能级层的厚度为0.5nm以上且10nm以下。
8.根据权利要求1至6中任意一项所述的半导体器件，其中，
所述阻挡层具有的所述量子能级层中、距所述通道层最远而形成的所述量子能级层的厚度为2.5nm以上且10nm以下。
9.根据权利要求1至8中任意一项所述的半导体器件，其中，
所述阻挡层具有的所述量子能级层中、距所述通道层最远而形成的所述量子能级层的厚度与其他的所述量子能级层的厚度不同。
10.根据权利要求1至8中任意一项所述的半导体器件，其中，
所述量子能级层的任意一层的厚度比靠近所述通道层的其他的所述量子能级层的任意一层的厚度厚。
11.根据权利要求1至10中任意一项所述的半导体器件，其中，
所述量子能级层的一层的厚度大于等于靠近所述通道层的其他的所述量子能级层的一层的厚度。
12.根据权利要求1至11中任意一项所述的半导体器件，其中，
所述量子能级层被分成包含各层的厚度相同的多个所述量子能级层的多个小组，
所述多个小组的一个中包含的所述量子能级层的各层的厚度、比所述多个小组的另一个中包含的靠近所述通道层的其他的所述量子能级层的厚度厚。
13.根据权利要求1至9中任意一项所述的半导体器件，其中，
所述量子能级层的各层的厚度越靠近所述通道层越薄。
14.根据权利要求1至13中任意一项所述的半导体器件，其中，
所述势垒层的任意一层的厚度比靠近所述通道层的其他的所述势垒层的任意一层的厚度薄。
15.根据权利要求1至14中任意一项所述的半导体器件，其中，
所述势垒层的一层的厚度为小于等于靠近所述通道层的其他的所述势垒层的一层的厚度。
16.根据权利要求1至15中任意一项所述的半导体器件，其中，
所述第1电极与所述通道层欧姆连接，
所述第2电极与所述通道层肖特基连接。
17.根据权利要求16所述的半导体器件，其还具备设置在所述阻挡层上、与所述通道层欧姆连接的第3电极。
18.根据权利要求16或17所述的半导体器件，其中，
所述第2电极接触所述势垒层的表面而设置。
19.根据权利要求16或17所述的半导体器件，其中，
所述第2电极接触所述通道层而设置。
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