KR20140042770A - 반도체 디바이스 - Google Patents

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KR20140042770A
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barrier layer
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barrier
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KR1020137018278A
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마코토 우츠미
사다히로 카토
마사유키 이와미
타쿠야 코카와
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후루카와 덴키 고교 가부시키가이샤
후지 덴키 가부시키가이샤
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Abstract

기판과, 기판 상에 설치되고 제1 질화물계 화합물 반도체로 이루어지는 채널층과, 채널층 상에 설치된 배리어층과, 배리어층 상에 설치된 제1 전극과, 채널층의 상방에 설치된 제2 전극을 포함하고, 배리어층은, 채널층 상에 설치되고 제1 질화물계 화합물 반도체보다 밴드 갭 에너지가 큰 제2 질화물계 화합물 반도체로 이루어지는 장벽층과, 제2 질화물계 화합물 반도체보다 밴드 갭 에너지가 작은 제3 질화물계 화합물 반도체로 이루어지고, 양자 준위가 형성된 양자 준위층을 가지는 반도체 디바이스를 제공한다.

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 디바이스에 관한 것이다.
질화물계 화합물 반도체의 GaN(질화갈륨)으로 이루어지는 채널층과 AlGaN으로 이루어지는 배리어층의 사이에, 다층막을 삽입한 HFET(헤테로 접합 전계 효과형트랜지스터)가 알려져 있다(예를 들면, 특허 문헌 1). 다층막은, GaN으로 이루어지는 층과 AlN으로 이루어지는 층을, 양자 준위를 형성하지 않는 두께로 적층하여 형성된다.
일본특허공개 2005-354101호 공보
두께가 2 nm인 AlN으로 이루어지는 층을, 채널층과 배리어층의 사이에 형성하는 것으로, 2차원 전자 가스의 분포가, 배리어층에 퍼지는 것을 방지할 수 있으므로, 캐리어의 이동도를 높게 할 수 있다. 그러나, GaN으로 이루어지는 채널층, 다층막의 AlN으로 이루어지는 층, 다층막의 GaN으로 이루어지는 층 및 AlGaN으로 이루어지는 배리어층의 사이의 헤테로 접합으로 결정의 전위(轉位)가 발생한다. 이에 의해, 배리어층을 관통하는 전위의 수가 증가한다. 전위는 전류의 경로가 되기 때문에, 배리어층 상에 형성된 전극과 채널층의 사이의 누설 전류가 증가한다.
또한, 채널층과 배리어층의 사이에, AlN으로 이루어지는 층을 삽입하면, 배리어층 상에 형성하는 오믹 전극과 채널층의 사이의 접촉 저항이 높아진다. 이상과 같이, 캐리어의 이동도를 높게 하는 것에 의한 저 시트 저항화와 누설 전류의 저감 및 오믹 전극의 접촉 저항의 저감을 양립하는 것이 어려웠다.
본 발명의 제1 태양에서는, 기판과, 기판 상에 설치되어 제1 질화물계 화합물 반도체로 이루어지는 채널층과, 채널층 상에 설치된 배리어층과, 배리어층 상에 설치된 제1 전극과, 채널층의 상방에 설치된 제2 전극을 구비하고, 배리어층은, 채널층 상에 설치되어 제1 질화물계 화합물 반도체보다 밴드 갭 에너지가 큰 제2 질화물계 화합물 반도체로 이루어지는 장벽층과, 장벽층 상에 설치되어 제2 질화물계 화합물 반도체보다 밴드 갭 에너지가 작은 제3 질화물계 화합물 반도체로 이루어지고, 양자 준위가 형성된 양자 준위층를 갖는 반도체 디바이스를 제공한다.
덧붙여 상기의 발명의 개요는, 본 발명의 필요한 특징의 모두를 열거한 것이 아니고, 이러한 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.
도 1은 본 발명의 제1 실시 형태에 관한 쇼트키 배리어 다이오드(SBD)의 단면도이다.
도 2는 배리어층의 포토 루미네선스 스펙트럼이다.
도 3은 본 발명의 제2 실시 형태에 관한 SBD의 단면도이다.
도 4는 본 발명의 제3 실시 형태에 관한 SBD의 단면도이다.
도 5는 본 발명의 제4 실시 형태에 관한 HFET의 단면도이다.
이하, 발명의 실시의 형태를 통해서 본 발명의 일 측면을 설명하지만, 이하 실시 형태는 청구의 범위에 포함되는 발명을 한정하는 것이 아니고, 또한 실시 형태 중에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수라고는 할 수 없다.
도 1은 본 발명의 제1 실시 형태에 관한 SBD(100)(쇼트키 배리어 다이오드)의 단면도이다. SBD(100)는, 기판(110), 버퍼층(120), 채널층(130), 배리어층(140), 절연층(150), 오믹 전극(160) 및 쇼트키 전극(170)을 구비한다.
채널층(130)은 기판(110)의 상방에 설치되고, 질화물계 화합물 반도체로 이루어진다. 채널층(130)은, GaN으로 형성하여도 된다. 채널층(130)은, 불순물이 도프된 혹은 논-도프의 GaN으로 이루어져도 된다. 채널층(130)의 두께는, 예를 들면 1000 nm 이다. 배리어층(140)은, 채널층(130) 상에, 장벽층(142) 및 양자 준위층(144)이 반복하여 적층되어 형성된다. 장벽층(142)은, 채널층(130)을 형성하는 질화물계 화합물 반도체보다 밴드 갭 에너지가 큰 질화물계 화합물 반도체로 이루어진다. 장벽층(142)은, AlN으로 형성하여도 된다. 양자 준위층(144)은, 장벽층(142)을 형성하는 질화물계 화합물 반도체보다 밴드 갭 에너지가 작은 질화물계 화합물 반도체로 이루어진다. 양자 준위층(144)은, GaN으로 형성하여도 된다.
채널층(130) 상에, 장벽층(142)이 형성되어도 된다. 채널층(130)과 배리어층(140)의 사이의 헤테로 접합에 의해, 채널층(130)의 배리어층(140) 측의 계면에 2차원 전자 가스가 발생한다. 밴드 갭 에너지의 큰 장벽층(142)이 채널층(130) 상에 접하면, 채널층(130)의 2차원 전자 가스가 배리어층(140)에 퍼지는 것을 방지할 수 있다. 이에 의해, 채널층(130)에서의 캐리어의 이동도를 높게 할 수 있다.
장벽층(142) 상에 양자 준위층(144)이 형성된다. 장벽층(142) 및 양자 준위층(144)의 두께가 조정되어, 장벽층(142) 및 양자 준위층(144)에 의해 우물형 포텐셜이 형성되면, 양자 준위층(144)에 양자 준위가 형성된다. 캐리어가 양자 준위층(144)에 형성된 양자 준위를 전하므로, 채널층(130)과 오믹 전극(160)의 사이의 접촉 저항이 낮아진다. 또한, 장벽층(142)이 얇게 형성되는 것으로, 장벽층(142)에 형성되는 전이가 적게 된다. 이에 의해, 쇼트키 전극(170)과 채널층(130)의 사이의 누설 전류가 작아진다. 또한, 장벽층(142)이 얇게 형성되므로, 오믹 전극(160)과 채널층(130)의 사이의 접촉 저항이 낮아진다.
기판(110)은, 사파이어 기판이어도 된다. 또한, 기판(110)은, Si 기판, SiC 기판, GaN 기판, 그 외의 기판 표면 상에 질화물계 화합물 반도체층을 형성할 수 있는 기판이어도 된다.
버퍼층(120)이, 기판(110)과 채널층(130)의 사이에 설치되어도 된다. 버퍼층(120)은, 질화물계 화합물 반도체로 이루어지는 층이어도 된다. 예를 들면, 버퍼층(120)은, AlN으로 이루어지는 층, GaN으로 이루어지는 층, AlGaN으로 이루어지는 층 또는 이들을 적층한 다층막으로 형성된다. 버퍼층(120)의 두께는, 예를 들면 20 nm 이다. 기판(110)으로서 결정성이 좋은 질화물계 화합물 반도체층을 형성할 수 있는 기판을 이용할 때는, 버퍼층(120)을 생략하고, 기판(110) 상에 버퍼층(120)을 형성하여도 된다.
버퍼층(120), 채널층(130), 장벽층(142) 및 양자 준위층(144)이 MOCVD법으로 형성되어도 된다. 예를 들면, 채널층(130) 또는 양자 준위층(144)을 형성하는 경우, 기판(110)을 MOCVD 장치에 설치하고, 트리메틸갈륨(TMGa)과 암모니아(NH3)를, MOCVD 장치의 챔버에 도입하고, GaN을 에피택셜 성장한다. 또한, 버퍼층(120) 또는 장벽층(142)을 형성하는 경우, 트리메틸알루미늄(TMAl)과 NH3를, MOCVD 장치의 챔버에 도입하고, AlN을 에피택셜 성장한다.
다른 실시 형태로서 버퍼층(120), 채널층(130), 장벽층(142) 및 양자 준위층(144)의 전부 또는 일부가 HVPE법(하이드라이드 기상 성장법) 혹은 MBE법(분자선 에피택시법)으로 형성되어도 된다. 또한, 장벽층(142)은, AlXGa1 -XN(0<X<1)로 형성되어도 된다.
절연층(150)이, 배리어층(140) 상의 일부에 형성된다. 절연층(150)은, 절연성 물질로 이루어지는 층이어도 된다. 예를 들면, 절연층(150)이 실리콘 산화막으로 형성된다. 또한, 절연층(150)은, 실리콘 질화막으로 형성되어도 된다. 배리어층(140) 상의 전면에 절연성 물질로 이루어지는 층이 형성되고, 다음에 오믹 전극(160) 및 쇼트키 전극(170)이 형성되는 부분의 절연성 물질로 이루어지는 층이 제거되어 개구부를 마련하고, 절연층(150)이 형성되어도 된다. 이 때, 절연층(150)이 CVD법 및 포트 리소그래피 법으로 형성되어도 된다.
오믹 전극(160)이, 배리어층(140) 상의, 절연층(150)이 제거된 부분에 형성되어도 된다. 오믹 전극(160)은 채널층(130)과 오믹 접합하는 재료로 형성된다. 오믹 전극(160)의 재료는, 예를 들면, Ti를 포함한다. 오믹 전극(160)은, Ti로 이루어지는 층, Al로 이루어지는 층 및 Au로 이루어지는 층을 이 순서로 배리어층(140) 상에 적층하여 형성하여도 된다.
쇼트키 전극(170)이, 배리어층(140) 상의, 절연층(150)이 제거된 부분에 형성되어도 된다. 오믹 전극(160)과 쇼트키 전극(170)은 소정의 거리만 떨어져 형성되어도 된다. 쇼트키 전극(170)은 채널층(130)과 쇼트키 접합하는 재료로 형성된다. 쇼트키 전극(170)의 재료는, 예를 들면, Ni를 포함한다. 쇼트키 전극(170)은, Ni로 이루어지는 층 및 Au로 이루어지는 층을 이 순서로 배리어층(140) 상에 적층하여 형성되어도 된다. 오믹 전극(160) 및 쇼트키 전극(170)은, 리프트 오프법을 이용하여, 스퍼터링으로 형성될 수 있지만, 형성 방법은 이것으로 한정되지 않는다.
표 1에, GaN으로 이루어지는 양자 준위층(144) 및 AlN으로 이루어지는 장벽층(142)을 적층하여 배리어층(140)을 형성한 경우의 SBD(100)의 시트 저항, 캐리어의 이동도, 캐리어 밀도, 접촉 저항 및 누설 전류를 나타낸다. 오믹 전극(160) 및 쇼트키 전극(170)의 전극 면적은, 각각 0.02 mm2로 했다. 또한, 오믹 전극(160)과 쇼트키 전극(170)의, 전극간 거리는 0.01 mm로 했다. 접촉 저항은, 오믹 전극(160)을 이용하여, Transmission Line Model법에 의해 측정했다. 또한, 쇼트키 전극(170)에 -50 V의 전압을 인가하여, 오믹 전극(160)과 쇼트키 전극(170)의 사이에 흐르는 전류를 누설 전류로서 측정했다.
장벽층(142) 및 양자 준위층(144)의 두께는, X선 회절에 의해 측정하였다. 표 1에 있어서, 반복 횟수란, 장벽층(142) 및 양자 준위층(144)의 적층을 반복하는 횟수를 나타낸다. 예를 들면, 반복 횟수가 4란, 채널층(130)으로부터 절연층(150)으로 향해, 장벽층(142)과 양자 준위층(144)이, 각각 4층씩 교대로 적층되어 있는 것을 나타낸다. 따라서, 장벽층(142)의 두께와 양자 준위층(144)의 두께를 더한 것에, 반복 횟수를 곱한 것이, 배리어층(140) 전체의 두께로 된다.
Figure pct00001
시료 번호 1과 같이, 장벽층(142)의 두께가 2 nm를 넘으면, 접촉 저항이 높은 한편, 누설 전류가 크다. 이것은, 장벽층(142)의 한 층의 두께가 두껍기 때문에, 저항이 높고, 전위가 증가하는 것에 의한다. 시료 번호 6과 같이, 장벽층(142)의 두께가 0.2 nm 이하이면, 접촉 저항이 높은 한편, 누설 전류가 크다. AlN으로 이루어지는 장벽층(142)의 두께가, AlN가 단위 격자를 형성하지 않을 정도로 얇아지면, 원자 배열의 혼란을 일으키기 쉽고, 전이가 발생하기 쉽기 때문이다.
따라서, 시료 번호 1에서 6을 참조하여, 장벽층(142)의 두께는, 0.2 nm 보다 크고, 2.0 nm 이하인 것이 바람직하고, 0.25 nm 이상, 1.5 nm 이하인 것이 더욱 바람직하다. 이때, 양자 준위층(144)의 두께는, 0.6 nm 이상, 6.0 nm 이하인 것이 바람직하다. 양자 준위층(144)이 너무 얇으면, 양자 준위가 형성되지 않기 때문이다. 이 때문에, 장벽층(142) 및 양자 준위층(144)을 적층하는 반복의 횟수는, 4회 이상, 31회 이하인 것이 바람직하고, 24회 이하인 것이 더욱 바람직하다.
시료 번호 7과 같이, 배리어층(140)이 가지는 장벽층(142)의 두께의 합계가, 배리어층(140)의 전체의 두께에 대해서 9%보다 작으면 시트 저항이 높다. 배리어층(140)의 전체의 조성이 GaN으로 이루어 지므로, 채널층(130)의 캐리어 밀도가 낮은 데 따른 것이다. 시료 번호 11과 같이, 배리어층(140)이 가지는 장벽층(142)의 두께의 합계가, 배리어층(140)의 전체의 두께에 대해서 39%보다 크면 누설 전류가 크다. 이것은, AlN으로 이루어지는 장벽층(142)에 의해, 결함이 증가하기 때문이다. 따라서, 시료 번호 7에서 11을 참조하여, 배리어층(140)이 가지는 장벽층(142)의 두께의 합계가, 배리어층(140)의 전체의 두께에 대해서 9% 이상, 39% 이하인 것이 바람직하고, 15% 이상, 35% 이하인 것이 더욱 바람직하다.
시료 번호 12와 같이, 배리어층(140)의 두께가 48 nm 이상에서는, 접촉 저항이 높은 한편, 누설 전류가 크다. 배리어층(140)이 두껍기 때문에, 배리어층의 저항이 높고, 또한 결함이 많기 때문이다. 시료 번호 17과 같이, 배리어층(140)의 두께가 11 nm보다 얇으면 시트 저항이 높다. 이것은, 배리어층(140)이 얇기 때문에, 채널층(130)에 발생하는 2차원 전자 가스의 농도가 낮기 때문이다. 따라서, 시료 번호 12에서 17을 참조하여, 배리어층(140)의 두께가 11 nm 이상에서 48 nm 보다 얇은 것이 바람직하고, 15 nm 이상, 40 nm 이하인 것이 더욱 바람직하다.
표 2에, GaN으로 이루어지는 양자 준위층(144)의 두께를 1.6 nm, AlN으로 이루어지는 장벽층(142) 및 양자 준위층(144)을 적층하는 반복의 횟수를 12회로 한 SBD(100)의 시트 저항, 캐리어의 이동도, 캐리어 밀도, 접촉 저항 및 누설 전류를 나타낸다. 장벽층(142)에 대해, 채널층(130)에 가장 가까운, 최하부에 형성된 장벽층(142)을 제외하고, 다른 장벽층(142)의 두께는 모두 0.55 nm로 동일하게 했다. 채널층(130)에 가장 가까운, 최하부에 형성된 장벽층(142)의 두께는, 다른 장벽층(142)의 두께와 달라도 된다. 각 시료에 있어서의, 채널층(130)에 가장 가까운, 최하부에 형성된 장벽층(142)의 두께를 표 2에 나타냈다. 제1 실시 형태에 관한 SBD(100)에서는, 채널층(130)에 가장 가까운, 최하부에 형성된 장벽층(142)은 채널층(130)에 접하여 있다. 그 외의 조건 및 방법은 표 1의 측정과 마찬가지로 했다.
Figure pct00002
채널층(130)에 가장 가까운, 최하부에 형성된 장벽층(142)의 두께가 0.75 nm 이상, 1 nm 이하인 때에, 시트 저항이 가장 낮고, 이보다 두께가 얇으면 시트 저항이 높아진다. 시료 번호 18과 같이, 채널층(130)에 가장 가까운, 최하부에 형성된 장벽층(142)의 두께가 0.25 nm에서는, 시트 저항이 약간 높다. 장벽층(142)이 얇기 때문에, 채널층(130)에 발생하는 2차원 전자 가스의 농도가 낮기 때문이다. 시료 번호 24와 같이, 채널층(130)에 가장 가까운, 최하부에 형성된 장벽층(142)의 두께가 2 nm 이상에서는, 누설 전류가 크다. 장벽층(142)이 두껍기 때문에 결함이 많기 때문이다. 또한, 시료 번호 24에서는, 이동도가 약간 낮고, 시트 저항이 약간 높다. 이것은 장벽층(142)이 두껍기 때문에 결함이 많은 데 따른 것이다. 따라서, 채널층(130)에 가장 가까운, 최하부에 형성된 장벽층(142)의 두께가 1.9 nm 이하인 것이 바람직하고, 0.25 nm 이상, 1.5 nm 이하인 것이 더욱 바람직하고, 0.5 nm 이상, 1.25 nm 이하인 것이 더욱 더 바람직하다.
표 3에, AlN으로 이루어지는 장벽층(142)의 두께를 0.55 nm, AlN으로 이루어지는 장벽층(142) 및 GaN으로 이루어지는 양자 준위층(144)을 적층하는 반복의 횟수를 12회로 한 SBD(100)의 시트 저항, 캐리어의 이동도, 캐리어 밀도, 접촉 저항 및 누설 전류를 나타낸다. 양자 준위층(144)에 대해서는, 채널층(130)으로부터 가장 멀리 떨어져, 최상부에 형성된 양자 준위층(144)을 제외하고, 다른 모든 양자 준위층(144)의 두께를 1.60 nm로 동일하게 했다. 채널층(130)으로부터 가장 멀리 떨어져, 최상부에 형성된 양자 준위층(144)의 두께는, 다른 양자 준위층의 두께와 달라도 된다. 각 시료에 있어서의 최상부에 형성된 양자 준위층(144)의 두께를 표 3에 나타냈다. 제1 실시 형태에 관한 SBD(100)에서는, 채널층(130)으로부터 가장 멀리 떨어지고, 최상부에 형성된 양자 준위층(144)은 오믹 전극(160) 및 쇼트키 전극(170)에 접하여 있다. 그 외의 조건 및 방법은 표 1의 측정과 마찬가지로 했다.
Figure pct00003
시료 번호 29와 같이, 채널층(130)으로부터 가장 멀리 떨어져, 최상부에 형성된 양자 준위층(144)의 두께가 15 nm 이상에서는, 접촉 저항이 높다. 양자 준위층(144)이 두껍기 때문이다. 또한, 캐리어 밀도가 약간 낮고, 시트 저항이 약간 높다. 배리어층(140)의 조성이 GaN에 가깝기 때문에, 채널층(130)의 2차원 전자 가스의 농도가 낮기 때문이다. 시료 번호 25에서 29를 참조하여, 최상부에 형성된 양자 준위층(144)의 두께가 두꺼운 것이 결정의 결함이 적기 때문에, 누설 전류가 작다. 따라서, 채널층(130)으로부터 가장 멀리 떨어져, 최상부에 형성된 양자 준위층(144)의 두께가 0.5 nm 이상, 14 nm 이하인 것이 바람직하고, 10 nm 이하인 것이 더욱 바람직하고 6 nm 이하인 것이 더욱 더 바람직하다.
실시 형태 1에 관한 SBD(100)에서, 채널층(130)의 근처에 형성된 양자 준위층(144)의 두께가, 채널층(130)으로부터 떨어져 형성된 다른 양자 준위층(144)의 두께보다 얇게 된다. 양자 준위층(144)이 얇아지면, 양자 우물의 폭이 좁아지므로, 양자 준위층(144)에 형성되는 준위가 높아진다. 따라서, 양자 준위층(144)의 전도대(conduction band)의 기울기가, 표면으로 향해 완만하게 되기 때문에, 누설 전류가 작다. 예를 들면, 양자 준위층(144)의 어느 한 층의 두께가, 해당 양자 준위층(144)보다 채널층(130)에 가까운 하측에 형성된 다른 양자 준위층(144)의 어느 하나의 층의 두께보다 두껍다. 양자 준위층(144)의 어느 한 층의 두께가, 해당 양자 준위층(144)보다 채널층(130)에 가까운 하측에 형성된 다른 어느 양자 준위층(144)의 한 층의 두께 이상이어도 된다.
양자 준위층(144)이, 각 층의 두께가 동일한 복수의 양자 준위층(144)을 포함하는 복수의 그룹으로 나누어져 해당 복수의 그룹 중 하나에 포함되는 양자 준위층(144)의 각 층의 두께가, 채널층(130)에 가까운 다른 그룹에 포함되는 양자 준위층(144)의 두께보다 두꺼워도 된다. 혹은, 양자 준위층(144)의 각 층의 두께가 채널층(130)에 가까울수록 얇아도 된다. 양자 준위층(144)의 각 층의 두께가, 채널층(130)에 가까운 하측에 형성된 양자 준위층(144)으로부터, 멀리 형성된 양자 준위층(144)으로 향해, 직선적으로 두꺼워도 된다. 혹은, 장벽층(142)을 사이에 두고 인접하는 양자 준위층(144)끼리의 두께의 차이가, 채널층(130)으로부터 절연층(150)으로 상측으로 향해 서서히 커져도 된다.
모든 장벽층(142)의 두께를 동일하게 하여도 된다. 혹은, 채널층(130)의 근처에 형성된 장벽층(142)의 두께가, 채널층(130)으로부터 떨어져 형성된 다른 장벽층(142)의 두께보다 두꺼워도 된다. 이에 의해, 장벽층(142)에 의한 채널층(130)에의 2차원 전자 가스의 구속 효과가 커지므로, 시트 저항이 작아진다. 예를 들면, 장벽층(142)의 어느 한 층의 두께가, 해당 장벽층(142)보다 채널층(130)에 가까운 하측에 형성된 다른 장벽층(142)의 어느 한 층의 두께보다 얇다. 장벽층(142)의 한층의 두께가, 해당 장벽층(142)보다 채널층(130)에 가까운 하측에 형성된 다른 어느 장벽층(142)의 한 층의 두께 이하이어도 된다.
장벽층(142)이, 각 층의 두께가 동일한 복수의 장벽층(142)을 포함하는 복수의 그룹으로 나누어져 해당 복수의 그룹 중 하나에 포함되는 장벽층(142)의 각 층의 두께가, 채널층(130)에 가까운 다른 그룹에 포함되는 장벽층(142)의 두께보다 얇아도 된다. 혹은, 장벽층(142)의 각 층의 두께가 채널층(130)에 가까울수록 두꺼워도 된다. 장벽층(142)의 각 층의 두께가, 채널층(130)에 가까운 하측에 형성된 장벽층(142)으로부터, 멀리 형성된 장벽층(142)으로 향해, 직선적으로 얇아도 된다. 또한, 양자 준위층(144)을 사이에 두고 인접하는 장벽층(142)끼리의 두께의 차이가, 채널층(130)으로부터 절연층(150)으로 상측으로 향해 서서히 작아져도 된다.
표 4에, GaN으로 이루어지는 양자 준위층(144)의 두께의 예를 나타낸다. 표 4에 나타낸 예에서, AlN으로 이루어지는 장벽층(142)의 모든 층의 두께를 0.5 nm로 동일하게 하고, 장벽층(142) 및 양자 준위층(144)을 적층하는 반복의 횟수를 12회로 했다. 표 4에 있어서 a의 열이, 양자 준위층(144) 중에서 채널층(130)의 가장 근처에 형성된 양자 준위층(144)의 두께를 나타낸다. a로부터 l로 갈수록, 이 순서로 양자 준위층(144)이 채널층(130)으로부터 떨어져, l의 열이, 양자 준위층(144) 중에서 채널층(130)으로부터 가장 멀리 떨어져 형성된 양자 준위층(144)의 두께를 나타낸다.
Figure pct00004
시료 번호 30, 31 및 32의 SBD(100)는, 시료 번호 19의 SBD에 비해, 쇼트키 전극(170)으로부터 채널층(130)에의 누설 전류가 50% 작다. 따라서, 배리어층(140)이 가지는 양자 준위층(144) 가운데, 채널층(130)으로부터 가장 멀리 떨어져 형성된 양자 준위층(144)의 두께가, 2.5 nm 이상, 10 nm 이하인 것이 바람직하고, 2.5 nm 이상, 6 nm 이하인 것이 더욱 바람직하고, 2.5 nm 이상, 4 nm 이하인 것이 더욱 더 바람직하다. 이것은, 상기와 같이, 양자 준위층(144)의 전도대의 기울기가 완만하게 되기 때문이다.
표 5에, AlN으로 이루어지는 장벽층(142) 및 GaN으로 이루어지는 양자 준위층(144)의 두께의 예를 나타낸다. 표 5에 나타낸 예에서, 장벽층(142) 및 양자 준위층(144)을 적층하는 반복의 횟수는 12회이다. 표 5에 있어서 a의 열이, 장벽층(142) 및 양자 준위층(144) 중에서 채널층(130)에 가장 근처에 형성된 장벽층(142) 및 양자 준위층(144)의 두께를 나타낸다. a로부터 l로 갈수록, 이 순서로 장벽층(142) 및 양자 준위층(144)이 채널층(130)으로부터 떨어져, l의 열이, 장벽층(142) 및 양자 준위층(144) 중에서 채널층(130)으로부터 가장 멀리 떨어져 형성된 장벽층(142) 및 양자 준위층(144)의 두께를 나타낸다. 즉, 표 5에 나타낸 SBD(100)에서, 채널층(130) 상에 두께 0.75 nm의 AlN으로 이루어지는 장벽층(142)이 형성되고, 두께 3.0 nm의 GaN으로 이루어지는 양자 준위층(144) 상에 절연층(150), 오믹 전극(160) 및 쇼트키 전극(170)이 형성된다.
Figure pct00005
시료 번호 33의 SBD(100)는, 시료 번호 19의 SBD에 비해, 쇼트키 전극(170)으로부터 채널층(130)에의 누설 전류가 50% 작은 한편, 시트 저항이 5% 낮다. 이것은, 상기로 설명한 바와 같이, 양자 준위층(144)의 전도대의 기울기가 완만한 한편, 장벽층(142)에 의한 채널층(130)에의 2차원 전자 가스의 구속 효과가 크기 때문이다.
도 2는 파장 266 nm의 자외선 여기에 의한 배리어층(140)의 포토 루미네선스 스펙트럼이다. 흰 사각형이 시료 번호 1, 검은 원이 시료 번호 2, 흰 삼각형이 시료 번호 4, X 표시가 시료 번호 5, 그리고 짧은 횡선(-)이 시료 번호 6인 배리어층(140)에 대응한다. 약 3.4 eV의 발광 피크가 GaN의 밴드간 천이를 나타낸다. 도 2에 도시된 바와 같이, 배리어층(140)에서 3.4 eV보다 높은 에너지 측에 발광 피크가 관찰되었다. 이것은, 배리어층(140)이 가지는 장벽층(142) 및 양자 준위층(144)에서 우물형 전위가 형성되고, 양자 준위층(144)에 양자 준위가 형성되기 때문이다.
3.4 eV보다 높은 에너지 측의 발광 피크는, 장벽층(142)의 두께가 얇아질수록 강도가 약해져, 장벽층(142)이 0.25 nm보다 얇으면 거의 관찰되지 않는다. 장벽층(142)이 너무 얇으면 양자 준위가 형성되지 않기 때문이다. 또한, 3.4 eV보다 높은 에너지 측의 발광 피크는, 양자 준위층(144)의 두께가 얇아질수록 높은 에너지 측으로 이동한다. 양자 준위층(144)이 얇으면 양자 우물의 폭이 좁고, 양자 준위가 높기 때문이다. 시료 번호 2에서 4의 SBD(100)에서는, 양자 준위층(144)에 양자 준위가 형성되어 있는 것을 나타낸다.
도 3은 본 발명의 제2 실시 형태에 관한 SBD(200)의 단면도이다. 도 3에 있어서 도 1과 동일한 부호를 부여한 요소는, 도 1에서 설명한 요소와 동일한 기능 및 구성을 가져도 된다. SBD(200)는, 기판(110), 버퍼층(120), 채널층(130), 배리어층(140), 절연층(150), 오믹 전극(160) 및 쇼트키 전극(170)을 구비한다. 배리어층(140)은, 채널층(130) 상에, 장벽층(142) 및 양자 준위층(144)을 적층하여 형성된다. 채널층(130)으로부터 가장 멀리 떨어져, 최상부에 형성된 양자 준위층(144)이 SBD(200)의 단부에서 제거되고 양자 준위층(144)이 제거된 부분에 절연층(150)이 장벽층(142) 중에서 가장 채널층(130)으로부터 떨어져 형성되어 있는 장벽층(142) 상에 형성되어도 된다.
제2 실시 형태에 관한 SBD(200)에서, 배리어층(140)이 가지는 양자 준위층(144) 가운데, 채널층(130)으로부터 가장 멀리 떨어져, 최상부에 형성된 양자 준위층(144)은, 쇼트키 전극(170)이 형성되는 부분에서 제거되어도 된다. 쇼트키 전극(170)은, 채널층(130)으로부터 가장 멀리 떨어져, 최상부에 형성된 양자 준위층(144)이 제거된 부분에 형성되어, 장벽층(142) 속에서 채널층으로부터 가장 멀리 떨어져 형성된 장벽층(142) 상에 형성되어도 된다. 쇼트키 전극(170)이 장벽층(142)에 접하므로, 쇼트키 배리어를 높게 할 수 있다. 이에 의해, 쇼트키 전극(170)으로부터 채널층(130)에의 누설 전류를 작게 할 수 있다.
절연층(150)이 배리어층(140) 상에 형성되고, 다음으로 오믹 전극(160)을 형성하는 부분의 절연층(150)을 제거하여, 배리어층(140) 상에 오믹 전극(160)이 형성되어도 된다. 오믹 전극(160)은 예를 들면 리프트 오프법으로 형성할 수 있다.
절연층(150) 및 채널층(130)으로부터 가장 멀리 떨어져 최상부에 형성된 양자 준위층(144)이 제거되고, 제거된 부분에 쇼트키 전극(170)이 형성되어도 된다. 양자 준위층(144)이 GaN으로 형성되고 장벽층(142)이 AlN으로 형성되어 있을 때는, 장벽층(142)을 에칭 스톱층으로서 채널층(130)으로부터 가장 멀리 떨어져 최상부에 형성된 양자 준위층(144)이 제거되어도 된다. 양자 준위층(144)이, 염소계의 가스를 이용한 드라이 에칭으로 제거되어도 된다. 쇼트키 전극(170)은 예를 들면 리프트 오프법으로 형성되어도 된다.
쇼트키 전극(170)은, 배리어층(140)이 가지는 장벽층(142) 가운데, 어느 하나의 장벽층(142)의 표면 상에 형성되어도 된다. 이 때, 쇼트키 전극(170)과, 표면이 접하는 장벽층(142)보다도 상측에 형성된 양자 준위층(144) 및 장벽층(142)이 존재할 때는 존재하는 장벽층(142)이, 쇼트키 전극(170)이 형성되는 부분으로 제거되어도 된다. 이에 의해, 쇼트키 접합의 쇼트키 배리어의 높이를 조절할 수 있다.
도 4는 본 발명의 제3 실시 형태에 관한 SBD(300)의 단면도이다. 도 4에 있어서 도 1과 동일한 부호를 부여한 요소는, 도 1에서 설명한 요소와 동일한 기능 및 구성을 가져도 된다. SBD(300)는, 기판(110), 버퍼층(120), 채널층(130), 배리어층(140), 절연층(150), 오믹 전극(160) 및 쇼트키 전극(170)을 구비한다. 배리어층(140)은, 채널층(130) 상에, 장벽층(142) 및 양자 준위층(144)을 적층하여 형성된다.
배리어층(140)은, 쇼트키 전극(170)이 형성되는 부분으로 제거되어도 된다. 쇼트키 전극(170)은 채널층(130) 상의, 배리어층(140)이 제거된 부분에 형성되어도 된다. 쇼트키 전극(170)이 채널층(130)에 접하므로, 쇼트키 전극(170)으로부터 채널층(130)에의 누설 전류가, 배리어층(140)의 결정 결함의 영향을 받지 않는다. 따라서, 누설 전류를 작게 할 수 있다. 채널층(130)으로부터 가장 멀리 떨어져, 최상부에 형성된 양자 준위층(144)이 SBD(200)의 단부에서 제거되고, 양자 준위층(144)이 제거된 부분에 절연층(150)이, 장벽층(142) 중에서 가장 채널층(130)으로부터 떨어져 형성되어 있는 장벽층(142) 상에 형성되어도 된다.
절연층(150)이 배리어층(140) 상에 형성된 후, 오믹 전극(160)이 형성되는 부분의 절연층(150)을 제거하고, 오믹 전극(160)이 배리어층(140) 상에 형성되어도 된다. 오믹 전극(160)은 예를 들면 리프트 오프법으로 형성할 수 있다.
쇼트키 전극(170)을 형성하는 부분의 절연층(150) 및 배리어층(140)이 제거되어, 쇼트키 전극(170)이 형성되어도 된다. 배리어층(140)이, 염소계의 가스 및 아르곤 가스를 이용한 드라이 에칭으로 제거되어, 채널층(130)이 노출되어도 된다. 쇼트키 전극(170)이, 예를 들면 리프트 오프법으로 채널층(130) 상에 형성된다.
도 5는 본 발명의 제3 실시 형태에 관한 HFET(400)(헤테로 접합 전계 효과형트랜지스터)의 단면도이다. 도 5에 있어서 도 1과 동일한 부호를 부여한 요소는, 도 1에서 설명한 요소와 동일한 기능 및 구성을 가져도 된다. HFET(400)는, 기판(110), 버퍼층(120), 채널층(130), 배리어층(140), 절연층(150), 소스 전극(410), 드레인 전극(412) 및 게이트 전극(414)을 구비한다. 배리어층(140)은, 채널층(130) 상에, 장벽층(142) 및 양자 준위층(144)을 적층하여 형성된다.
절연층(150)은, 소스 전극(410), 드레인 전극(412) 및 게이트 전극(414)을 형성하는 부분에서, 제거되어도 된다. 소스 전극(410), 드레인 전극(412) 및 게이트 전극(414)은, 절연층(150)이 제거된 부분에서 배리어층(140) 상에 형성되어도 된다. 소스 전극(410) 및 드레인 전극(412)은, 채널층(130)과 오믹 접합하는 재료로 형성되어도 된다. 소스 전극(410) 및 드레인 전극(412)의 재료는, 예를 들면, Ti를 포함한다. 오믹 전극(160)은, Ti로 이루어지는 층, Al로 이루어지는 층, 및 Au로 이루어지는 층을 이 순서로 배리어층(140) 상에 적층하여 형성되어도 된다.
게이트 전극(414)은 채널층(130)과 쇼트키 접합하는 재료로 형성되어도 된다. 게이트 전극(414)의 재료는, 예를 들면, Ni를 포함한다. 쇼트키 전극(170)은, Ni로 이루어지는 층 및 Au로 이루어지는 층을 이 순서로 적층하여 배리어층(140) 상에 형성되어도 된다. 게이트 전극(414), 소스 전극(410) 및 드레인 전극(412)은, 리프트 오프법을 이용해, 스퍼터링으로 배리어층(140) 상에 형성될 수 있지만, 형성 방법은 이것으로 한정되지 않는다.
채널층(130)과 장벽층(142)의 헤테로 접합에 의해, 채널층(130)의 배리어층(140) 측의 계면에는, 2차원 전자 가스가 발생한다. 게이트 전극(414)의 전위에 의해 2차원 전자 가스를 제어한다.
게이트 전극(414)은, 배리어층(140)이 가지는 장벽층(142) 가운데, 어느 하나의 장벽층(142)의 표면 상에 형성되어도 된다. 이때, 게이트 전극(414)과, 표면이 접하는 장벽층(142)보다도 상측에 형성된 양자 준위층(144) 및 장벽층(142)이 존재할 때는, 게이트 전극(414)을 형성하는 부분에서 제거되어도 된다. 이에 의해, 게이트 전극(414)의 쇼트키 접합의 쇼트키 배리어의 높이를 조절할 수 있다.
배리어층(140)이 게이트 전극(414)을 형성하는 부분에서 제거되고, 게이트 전극(414)이 채널층(130) 상의 배리어층(140)을 제거한 부분에 형성되어도 된다. 게이트 전극(414)이 채널층(130)에 접하므로, 게이트 전극(414)으로부터 채널층(130)에의 누설 전류가, 배리어층(140)의 결정 결함의 영향을 받지 않는다. 이에 의해 누설 전류를 작게 할 수 있다.
이상, 본 발명을 실시의 형태를 이용해 설명했지만, 본 발명의 기술적 범위는 상기 실시의 형태에 기재된 범위에는 한정되지 않는다. 상기 실시의 형태에, 다양한 변경 또는 개량을 더하는 것이 가능하다라고 하는 것이 당업자에게 분명하다. 그와 같은 변경 또는 개량을 더한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이, 청구의 범위의 기재로부터 분명하다.
청구의 범위, 명세서 및 도면 중에서 나타낸 장치, 시스템, 프로그램 및 방법에서의 동작, 순서, 스텝 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 전에」, 「앞서며」등으로 명시하고 있지 않고, 또한, 전의 처리의 출력을 후의 처리로 이용하지 않는 한, 임의의 순서로 실현할 수 있다는 것에 유의해야 한다. 청구의 범위, 명세서 및 도면 중의 동작 플로우에 관해서, 편의상 「우선,」, 「다음에,」등을 이용해 설명했다고 해도, 이 순서로 실시하는 것이 필수인 것을 의미하는 것은 아니다.
100 SBD
110 기판
120 버퍼층
130 채널층
140 배리어층
142 장벽층
144 양자 준위층
150 절연층
160 오믹 전극
170 쇼트키 전극
200 SBD
300 SBD
400 HFET
410 소스 전극
412 드레인 전극
414 게이트 전극

Claims (19)

  1. 기판;
    상기 기판의 상방에 설치되어 제1 질화물계 화합물 반도체로 이루어지는 채널층;
    상기 채널층 상에 설치된 배리어층;
    상기 배리어층 상에 설치된 제1 전극;
    상기 채널층의 상방에 설치된 제2 전극
    을 포함하고,
    상기 배리어층은,
    상기 채널층 상에 설치되어 상기 제1 질화물계 화합물 반도체보다 밴드 갭 에너지가 큰 제2 질화물계 화합물 반도체로 이루어지는 장벽층; 및
    상기 장벽층 상에 설치되어 상기 제2 질화물계 화합물 반도체보다 밴드 갭 에너지가 작은 제3 질화물계 화합물 반도체로 이루어지고, 양자 준위가 형성된, 양자 준위층
    이 반복 적층되어 있는,
    반도체 디바이스.
  2. 제1항에 있어서,
    상기 제2 질화물계 화합물 반도체는 AlN이며,
    상기 제3 질화물계 화합물 반도체는 GaN인,
    반도체 디바이스.
  3. 제1항 또는 제2항에 있어서,
    상기 배리어층의 두께가 15 nm 이상, 40 nm 이하이며,
    상기 장벽층의 각 층의 두께가 0.25 nm 이상, 1.5 nm 이하인,
    반도체 디바이스.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 배리어층이 가지는 장벽층의 두께의 합계가, 상기 배리어층의 두께에 대해서 15% 이상인,
    반도체 디바이스.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 배리어층이 가지는 상기 장벽층 가운데, 상기 채널층에 가장 가까운 상기 장벽층의 두께가 0.5 nm 이상, 1.5 nm 이하인,
    반도체 디바이스.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 배리어층이 가지는 상기 장벽층 가운데, 상기 채널층에 가장 가까운 상기 장벽층의 두께가, 다른 상기 장벽층의 두께와 다른,
    반도체 디바이스.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 배리어층이 가지는 상기 양자 준위층 가운데, 상기 채널층으로부터 가장 멀리 떨어져 형성된 상기 양자 준위층의 두께가 0.5 nm 이상, 10 nm 이하인,
    반도체 디바이스.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 배리어층이 가지는 상기 양자 준위층 가운데, 상기 채널층으로부터 가장 멀리 떨어져 형성된 상기 양자 준위층의 두께가 2.5 nm 이상, 10 nm 이하인,
    반도체 디바이스.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 배리어층이 가지는 상기 양자 준위층 가운데, 상기 채널층으로부터 가장 멀리 떨어져 형성된 상기 양자 준위층의 두께가, 다른 상기 양자 준위층의 두께와 다른,
    반도체 디바이스.
  10. 제1항 내지 제8항 중 어느 한 항에 있어서,
    상기 양자 준위층의 어느 한 층의 두께가, 상기 채널층에 가까운 다른 상기 양자 준위층의 어느 한 층의 두께보다 두꺼운,
    반도체 디바이스.
  11. 제1항 내지 제10항 중 어느 한 항에 있어서,
    상기 양자 준위층의 한 층의 두께가, 상기 채널층에 가까운 다른 상기 양자 준위층의 한 층의 두께 이상인,
    반도체 디바이스.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 양자 준위층이, 각 층의 두께가 동일한 복수의 상기 양자 준위층을 포함하는 복수의 그룹으로 나누어지고,
    상기 복수의 그룹의 하나에 포함되는 상기 양자 준위층의 각 층의 두께가, 상기 복수의 그룹의 다른 하나에 포함되고 상기 채널층에 가까운 다른 상기 양자 준위층의 두께보다 두꺼운,
    반도체 디바이스.
  13. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 양자 준위층의 각 층의 두께가, 상기 채널층에 가까울수록 얇은,
    반도체 디바이스.
  14. 제1항 내지 제13항 중 어느 한 항에 있어서,
    상기 장벽층의 어느 한 층의 두께가, 상기 채널층에 가까운 다른 상기 장벽층의 어느 한 층의 두께보다 얇은,
    반도체 디바이스.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 장벽층의 한 층의 두께가, 상기 채널층에 가까운 다른 상기 장벽층의 한 층의 두께 이하인,
    반도체 디바이스.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 제1 전극이 상기 채널층에 오믹 접속하고,
    상기 제2 전극이 상기 채널층에 쇼트키 접속하는,
    반도체 디바이스.
  17. 제16항에 있어서,
    상기 배리어층 상에 설치되어 상기 채널층에 오믹 접속하는 제3 전극을 더 포함하는,
    반도체 디바이스.
  18. 제16항 또는 제17항에 있어서,
    상기 제2 전극이 상기 장벽층의 표면에 접하여 설치되는,
    반도체 디바이스.
  19. 제16항 또는 제17항에 있어서,
    상기 제2 전극이 상기 채널층에 접하여 설치되는,
    반도체 디바이스.
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