CN103329103A - 用于基于闪存的数据存储的自适应ecc技术 - Google Patents

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CN103329103A CN2011800631605A CN201180063160A CN103329103A CN 103329103 A CN103329103 A CN 103329103A CN 2011800631605 A CN2011800631605 A CN 2011800631605A CN 201180063160 A CN201180063160 A CN 201180063160A CN 103329103 A CN103329103 A CN 103329103A
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Abstract

供闪存使用的自适应ECC技术能提高闪存的寿命、可靠度、性能和/或存储容量。该技术包括一组ECC方案，其具有各种码率和/或各种码长度（提供不同的纠错能力）并进行错误统计收集/跟踪（诸如经由专用硬件逻辑块）。该技术还包括根据一个或多个ECC方案进行编码/解码，并至少部分基于来自错误统计收集/跟踪（诸如经由从专用错误统计收集/跟踪硬件逻辑块接收输入的硬件逻辑自适应编解码器）的信息，在一个或多个ECC方案中进行动态转换编码/解码。该技术还包括随时间在各种操作模式下选择性操作闪存的一部分（例如，页面、块）（例如，作为MLC页面或SLC页面）。

Description

用于基于闪存的数据存储的自适应ECC技术
相关申请的交叉引用
在所附的申请数据表、请求或传递单（如适用，若有的话）中列出了对该申请的优先权要求。在即时申请的类型所允许的范围内，为了所有目的，本申请结合在做出本申请时所有由即时申请的所有者共同拥有的下列申请供参考：
于2010年10月27日提交的第一发明人为Yan Li且题为AdaptiveECC Techniques for Flash Memory Based Data Storage的美国临时申请（案号SF-10-03和序号61/407,178）。
技术领域
领域：需要改进闪存存储技术以提供性能、效率以及使用实用性的提高。
背景技术
现有技术：除非明确确定为大众所知或众所周知，否则本文中提及的技术和概念（包括用于上下文、定义或比较的目的）不应被理解为承认大众预先知晓这种技术和概念或者这种技术和概念为现有技术的一部分。无论是否明确结合，为了所有目的，本文中所引用的所有参考文献（若有的话）（包括专利、专利申请以及出版物）整体结合于此供参考。
发明内容
本发明可以多种方式实现，这些方式包括过程、制品、设备、系统、物质组分和计算机可读介质（诸如计算机可读存储介质（例如，光学和/或磁性大容量存储装置中的介质（诸如盘），或具有诸如闪存存储的非易失性存储器的集成电路））或计算机网络，其中，通过光学或电子通信链路发送程序指令。在本说明书中，这些实施或本发明可采取的任何其他形式可被称为技术。具体实施方式提供了能实现在上文认定的领域中的性能、效率和使用实用性的提高的本发明的一种或多种实施方式的论述。具体实施方式包括用于促进对具体实施方式的其余部分更迅速理解的介绍。该介绍包括根据本文描述的概念的系统、方法、制品和计算机可读介质中的一个或多个的实例性实施方式。如在结论中更详细讨论，本发明涵盖所公布的权利要求的范围内的所有可能修改和变更。
附图说明
图1示出了使用用于基于闪存的数据存储的自适应ECC技术的系统的一种实施方式的所选细节。
图2A示出了使用用于基于闪存的数据存储的自适应ECC技术的包括SSD控制器的SSD的一种实施方式的所选细节。
图2B示出了包括图2A的SSD的系统的一种实施方式的所选细节。
图2C示出了包括图2A的SSD的系统的另一实施方式的所选细节。
附图中的附图标记列表
附图标记 元件名称
100 系统
110 写入存储数据路径
120 通用编码器
130 控制/接口
140 闪存单元
150 读取存储数据路径
160 通用解码器
170 码库
180 错误统计收集/跟踪
200 SSD控制器
201 SSD
202 主机
203 中间控制器
204 中间接口
210 外部接口
211 主机接口
213 标签跟踪
221 数据处理
223 引擎
231 缓冲器
233 DMA
237 存储器
241 映射
243 表格
251 再循环器
261 ECC
271 CPU
273 命令管理
275 缓冲管理
277 转换管理
279 相干性管理
281 CPU核
282 装置管理
290 装置接口
291 装置接口逻辑
292 闪存装置
293 调度
294 闪存芯片
299 非易失性存储器
具体实施方式
以下将伴随示出本发明的所选细节的附图一起提供对本发明的一个或多个实施方式的详细描述。将结合实施方式来描述本发明。本文的实施方式应被理解为仅是实例性的，本发明不明确限于本文的任何或所有实施方式或者受到其限制，且本发明涵盖许多替代、修改和等同物。为避免阐述单调，各种字标签（包括但不限于：第一、最后、某些、各种、进一步、其他、特定的、选择、一些和显著的）可被应用于独立的实施方式组；如本文所使用，这些标签并不明确地意指传达质量、或任何形式的偏爱或偏见，而仅是为了方便在独立组之间区分。所公开的过程的一些操作顺序在本发明的范围内是可变的。无论在什么位置多个实施方式用于描述过程、方法和/或程序指令特征的变化，其他实施方式均被设想为根据预定的或动态确定的标准执行分别对应于多个实施方式的多个操作模式中的一个的静态和/或动态选择。许多具体细节被列于以下描述中，以提供对本发明的透彻理解。为实例的目的而提供细节，且本发明可根据未列出的一些或所有细节的权利要求来实践。为清楚的目的，与本发明相关的技术领域中已知的技术资料未被详细描述，使得本发明未被不必要模糊。
引言
仅包括该引言，以便于更迅速理解具体实施方式；本发明不限于在引言中提出的概念（包括明确的实例，若有的话），因为任何引言的段落均必须是整个主题的缩略图，且不意味着是详尽或限制的描述。例如，以下介绍仅对某些实施方式提供由空间和组织限定的概述信息。有许多其他实施方式，包括最终将针对其描绘权利要求的那些实施方式，在整个说明书的其余部分中讨论。
缩略语
本文中其他地方的各种速记缩写或首字母缩写词是指某些元件。以下是对这些首字母缩写词的至少一些的描述。
Figure BDA00003420487100051
NAND闪存使用浮置栅极晶体管阵列来存储信息。在SLC技术中，每个位单元（例如，浮置栅极晶体管）能存储一比特信息。在MLC技术中，每个位单元能存储多比特信息。随着制造技术（例如，CMOS技术）尺寸缩小，每个浮置栅极存储更少电子。此外，随着存储容量和密度增大，每个位单元存储更多比特。因此，位单元内存储的值由更小的电压范围表示。检测过程中的不确定因素和/或所存储的电子量随时间的变化增大了错误存储或读取数据的可能性。使用一种或多种ECC技术能实现正确检索其他损坏的数据。
某些SSD使用闪存来提供非易失性存储（例如，无需加电即保留信息）。某些SSD与形状因数、电接口和/或由磁性和/或光学非易失性存储器使用的协议兼容，诸如HDD、CD驱动器和DVD驱动器。在各种实施方式中，SSD使用零或更多个RS码、零或更多个BCH码、零或更多个维特比或其他格子码、以及零或更多个LDPC码的各种组合。
原始BER的一个实例是从闪存中读取的数据的BER，没有ECC的优点。某些因数有助于原始BER（诸如写入错误、保留错误以及读取干扰错误），且原始BER可随时间变化。在闪存内存储数据分为两部分处理：首先，擦除闪存的块，以及随后写入该块。这两部分处理为PE周期的一个实例。在各种使用场景和/或实施方式中，闪存的错误的所有或者一个或多个部分为闪存内的一个特定块已经历的PE周期数量的函数。在某些使用场景和/或实施方式中，随着一个特定块进行PE循环（例如，擦除并随后写入），该特定块的原始BER增大。
在某些方法中，闪存的整个寿命中使用固定的ECC。例如，从第一次操作闪存到最后一次操作闪存，使用单个ECC方案。单个ECC方案被设计成具有充足的错误校正能力，以便在闪存的整个生命周期中校正可能最差的原始BER（例如，能在闪存的后期寿命期间进行校正）。该错误校正能力足以在闪存的早期和中期寿命期间校正源于相对较低的原始BER的错误，从而减小有效存储容量（因为用于ECC的存储容量比校正错误时所需的存储容量更多）。
在各种实施方式和/或使用场景中，用于闪存的自适应ECC技术能实现闪存寿命、可靠度、性能和/或存储容量的提高。所述技术包括一组ECC方案，其具有各种码类型、码率和/或各种码长度（提供不同的错误校正能力）并进行错误统计收集/跟踪（诸如经由专用硬件逻辑块）。所述技术还包括根据一个或多个ECC方案进行编码/解码，且至少部分基于来自错误统计收集/跟踪（诸如经由从专用错误统计收集/跟踪硬件逻辑块接收输入的硬件逻辑自适应编解码器）的信息，在相应的一个或多个ECC方案中，对闪存的所有或任何部分进行动态转换编码/解码。所述技术还包括随时间在各种操作模式下选择性操作闪存的一部分（例如，页面或块）（例如，作为MLC页面或SLC页面）。例如，在闪存寿命的早期部分期间，使用更短的长度码，并在寿命的后期部分期间，使用更长的长度码。对于另一实例，在闪存的页面的操作周期期间，该页面被作为MLC页面操作，且随后，在后续操作周期期间，该页面被作为SLC页面操作。根据例如加电的时间、程序/擦除周期的数量、读取周期的数量、所测量和/或评估的BER、程序时间、擦除时间、读取时间、温度和/或闪存的存储单元的阈值电压，可测量寿命或操作周期。
实例性实施方式
在结束对具体实施方式的介绍时，如下是实例性实施方式的集合，包括明确列举为“EC”（实例性组合）的至少一些实施方式，根据本文所述的概念提供对各种实施方式类型的额外描述；这些实施方式并不意味着是相互排斥的、详尽无遗的或限制性的；且本发明并不限于这些实例性实施方式，而是涵盖所公布的权利要求的范围内的所有可能的修改和变更。
EC1）一种系统，包括：
错误统计收集和跟踪硬件逻辑块，能实现确定对闪存的一部分的访问的原始比特误码率（BER）；以及
自适应编码器硬件块，能实现根据多个纠错码中选择的一个进行编码，且还能实现至少部分基于所述原始BER来动态确定选择的纠错码。
EC2）根据EC1所述的系统，其中，根据一个所述纠错码进行编码使多个纠错比特存储在比根据另一个所述纠错码进行编码的更少的所述部分内。
EC3）根据EC1所述的系统，其中，根据一个所述纠错码进行编码使多个纠错比特存储在比根据另一个所述纠错码进行编码的更多的所述部分内。
EC4）根据EC1所述的系统，其中，在所选择的纠错码为第一个纠错码时，与第二个纠错码相比，由所述自适应编码器输出相对较多的数据信息和相对较少的纠错信息。
EC5）根据EC4所述的系统，其中，在所选择的纠错码为第一纠错码时的数据信息量大于在所选择的纠错码为第二纠错码时的数据信息量。
EC6）根据EC4所述的系统，其中，在所选择的纠错码为所述第二纠错码时的数据信息的量为2的幂。
EC7）根据EC4所述的系统，其中，在所选择的纠错码为所述第二纠错码时的数据信息的量为2的幂，且其中，在所选择的纠错码为所述第一纠错码时的数据信息的量大于在所选择的纠错码为所述第二纠错码时的数据信息的量。
EC8）根据EC1所述的系统，还包括自适应解码器，能实现根据任何所述纠错码进行解码。
EC9）根据EC1所述的系统，其中，所述纠错码仅包括里德-所罗门（RS）码。
EC10）根据EC1所述的系统，其中，所述纠错码仅包括博斯-乔赫里-霍克文黑姆（BCH）码。
EC11）根据EC1所述的系统，其中，所述纠错码仅包括低密度奇偶校验（LDPC）码。
EC12）根据EC1所述的系统，其中，所述纠错码包括至少两种类型的纠错码，所述纠错码的类型包括里德-所罗门（RS）型码、博斯-乔赫里-霍克文黑姆（BCH）型码、以及低密度奇偶校验（LDPC）型码。
EC13）根据EC1所述的系统，其中，至少两个所述纠错码具有不同码率。
EC14）根据EC1所述的系统，其中，至少两个所述纠错码具有不同码长度。
EC15）根据EC1所述的系统，其中，所述部分为所述闪存的一个或多个块，每个所述块是单独可擦除的。
EC16）根据EC1所述的系统，其中，所述部分为所述闪存的一个或多个页面，每个所述页面是单独可写入的。
EC17）根据EC1所述的系统，其中，所述错误统计收集和跟踪硬件逻辑块还能实现确定对所述闪存的相应部分的访问的相应原始BER。
EC18）根据EC1所述的系统，其中，所述闪存包括一个或多个闪存芯片。
EC19）根据EC1所述的系统，其中，所述原始BER为所估计的原始BER。
EC20）根据EC19所述的系统，其中，至少部分通过计数在所述部分上执行程序/擦除周期的数量来确定所估计的原始BER。
EC21）根据EC19所述的系统，其中，至少部分通过计数在所述部分上执行读取周期的数量来确定所估计的原始BER。
EC22）根据EC19所述的系统，其中，至少部分通过确定与所述部分的至少一个单元相关联的阈值电压来确定所估计的原始BER。
EC23）根据EC19所述的系统，其中，至少部分基于一个或多个预定阈值来确定所估计的原始BER。
EC24）根据EC19所述的系统，其中，至少部分基于一个或多个统计模型来确定所估计的原始BER。
EC25）根据EC1所述的系统，其中，所述原始BER为所测量的原始BER。
EC26）根据EC25所述的系统，其中，定期确定所测量的原始BER。
EC27）根据EC25所述的系统，其中，至少部分通过将预定模式写入所述部分并随后读取所述部分来确定所测量的原始BER。
EC28）根据EC25所述的系统，其中，至少部分通过观察与所述部分的至少某些读数相关联的BER来确定所测量的原始BER。
EC29）根据EC25所述的系统，其中，至少部分通过比较来自所述闪存的原始读取数据与纠错版本的原始读取数据来确定所测量的原始BER。
EC30）根据EC1所述的系统，其中，所述错误统计收集和跟踪硬件逻辑块为不同的硬件逻辑块。
EC31）根据EC1所述的系统，其中，所述错误统计收集和跟踪硬件逻辑块为专用硬件逻辑块。
EC32）根据EC1所述的系统，其中，所述错误统计收集和跟踪硬件逻辑块为分布式硬件逻辑块。
EC33）根据EC1所述的系统，其中，所述错误统计收集和跟踪硬件逻辑块至少部分被实施在自适应解码器硬件逻辑块内，所述自适应解码器硬件逻辑块能实现根据任何所述纠错码进行解码。
EC34）根据EC1所述的系统，其中，所述错误统计收集和跟踪硬件逻辑块至少部分被实施在自适应解码器硬件逻辑块内，所述自适应解码器硬件逻辑块能实现比较来自所述闪存的原始读取数据与纠错版本的原始读取数据，以便至少部分确定所述原始BER。
EC35）根据EC1所述的系统，其中，所述错误统计收集和跟踪硬件逻辑块至少部分被实施在闪存接口硬件逻辑块内，所述闪存接口硬件逻辑块与所述闪存兼容且能实现计数在所述部分上执行程序/擦除周期的数量，且自适应编码器还能实现至少部分基于所述计数来动态确定所选择的纠错码。
EC36）根据EC1所述的系统，其中，所述错误统计收集和跟踪硬件逻辑块至少部分被实施在闪存接口硬件逻辑块内，所述闪存接口硬件逻辑块与所述闪存兼容且能实现计数在所述部分上执行读取周期的数量，且自适应编码器还能实现至少部分基于所述计数来动态确定所选择的纠错码。
EC37）根据EC1所述的系统，其中，所述错误统计收集和跟踪硬件逻辑块至少部分被实施在闪存接口硬件逻辑块内，所述闪存接口硬件逻辑块与所述闪存兼容且能实现确定与所述部分的至少一个单元相关联的阈值电压，且自适应编码器还能实现至少部分基于所述阈值电压来动态确定所选择的纠错码。
EC38）根据EC1所述的系统，其中，所述部分包括多个子部分，且自适应编码器还能实现进行编码，使得纠错信息可存储在一个或多个子部分内，且数据信息可存储在仅一个子部分内。
EC39）根据EC1所述的系统，其中，所述硬件块被包括在固态盘（SSD）控制器内。
EC40）根据EC1所述的系统，其中，所述硬件块被包括在固态盘（SSD）内。
EC41）根据EC1所述的系统，其中，所述硬件块被包括在非易失性存储元件控制器内。
EC42）根据EC1所述的系统，其中，所述硬件块被包括在非易失性存储元件内。
EC43）根据EC42所述的系统，其中，所述非易失性存储元件包括通用串行总线（USB）存储元件、紧凑式闪存（CF）存储元件、多媒体卡（MMC）存储元件、安全数字（SD）存储元件、记忆棒存储元件、以及xD存储元件中的一个或多个。
EC44）一种系统，包括：
错误统计收集和跟踪硬件逻辑块，能实现确定对闪存的一部分的访问的原始比特误码率（BER）；以及
自适应编解码器，包括自适应编码器和自适应解码器，所述自适应编码器能实现根据多个纠错码中第一选择的一个进行编码，所述自适应解码器能实现根据所述纠错码中第二选择的一个进行解码，且所述自适应编解码器还包括控制硬件逻辑块，所述控制硬件逻辑块能实现至少部分基于从所述错误统计收集和跟踪硬件逻辑块接收的信息来确定所述纠错码中的所述第一选择的一个。
EC45）根据EC44所述的系统，其中，所述自适应编解码器还包括码库，所述码库能实现描述每个所述纠错码。
EC46）根据EC44所述的系统，其中，所述自适应编码器为通用编码器，所述通用编码器能实现根据任何所述纠错码进行编码。
EC47）根据EC44所述的系统，其中，所述自适应解码器为通用解码器，所述通用解码器能实现根据任何所述纠错码进行解码。
EC48）一种系统，包括：
码率选择块，能实现确定与闪存的多个部分中的每一个相关联的相应码率；
编码器，可根据相应确定的码率来操作；
解码器，可根据所述相应确定的码率来操作；以及
其中，利用由所述编码器根据所述相应确定的码率中的特定一个编码的数据写入所述闪存的所述部分中的特定一个，且随后，从该特定部分中读取并由所述解码器解码所述闪存的所述部分中的特定一个。
EC49）根据EC48所述的系统，其中，所述码率选择块由硬件逻辑电路组成。
EC50）根据EC48所述的系统，其中，所述码率选择块能实现至少部分基于每一个或多个所述部分的一个或多个参数、或者一个或多个所述参数的一个或多个历史来确定所述相应码率，所述参数包括：
校正的错误的数量，
检测的错误的数量，
程序/擦除周期的数量，
读取周期的数量，
程序时间，
擦除时间，
读取时间，
温度，以及
阈值电压。
系统和操作
图1示出了使用用于基于闪存的数据存储的自适应ECC技术的系统100的一种实施方式的所选细节。写入存储数据路径110包括各种硬件块：通用编码器120，其与控制/接口130耦接，该控制/接口130反过来与闪存单元140耦接（包括例如一个或多个闪存芯片）。读取存储数据路径150包括各种硬件块：闪存单元以及与通用解码器160耦接的控制/接口。码库170硬件块与通用编码器和通用解码器硬件块耦接。错误统计收集/跟踪180硬件块与通用编码器、码库、通用解码器以及控制/接口硬件块耦接。
在操作中，写为存储数据的“来自主机的用户数据”由通用编码器接收并根据纠错码进行编码。纠错码由来自码库中的信息描述，且部分基于诸如由错误统计收集/跟踪块提供的信息进行选择。通用编码器随后将数据信息和纠错信息提供给将信息写入闪存单元的控制/接口。
读取存储数据开始于由控制/接口从闪存单元的一个或多个部分（例如，页面或块）中读取原始信息，并将原始信息提供给通用解码器。通用解码器随后使用原始信息内所包括的纠错信息，根据纠错码将原始信息（包括纠错）解码成数据信息。纠错码由来自码库中的信息描述，且部分基于诸如由错误统计收集/跟踪块和/或原始信息的一个或多个部分提供的信息进行选择。随后，将数据信息传递给主机。在各种替代性实施方式中，执行一个或多个交替的处理顺序。例如，在某些实施方式中，通过读取码库，随后由控制/接口读取原始信息来开始读取存储数据。
从一组纠错码中选择用于进行编码（以及解码）的纠错码。在各种实施方式中，该组包括仅RS码、仅BCH码、仅格子码、或仅LDPC码。在各种实施方式中，该组包括多于一种类型的码，诸如RS、BCH、格子和/或LDPC码类型的各种组合，且各个码类型包括相应类型的一个或多个特定码。在各种实施方式中，该组包括各种速率和/或长度的码。在其他实施方式中，一种码类型（诸如BCH码类型）的码被用于更高速率的码，且另一码类型（诸如LDPC码类型）的码被用于更低速率的码。
错误统计收集/跟踪硬件块被实施为独立功能性硬件块或者可选地被实施为分布在一个或多个硬件块内的功能块。例如，错误统计收集/跟踪硬件块部分在通用解码器硬件块内实施，且通过比较从闪存单元中读取的原始信息与通过将原始信息进行解码产生的纠错数据信息，能实现计算所测量的原始BER。对于另一实例，错误统计收集/跟踪硬件块部分在控制/接口硬件块内实施，且通过计数PE周期和/或读取周期（例如，每个存储单元，诸如闪存的页面或块）的数量并将该数量用作对于反过来提供所估计的原始BER的预定统计模型的参数，能实现计算所估计的原始BER。对于另一实例，错误统计收集/跟踪硬件块部分在控制/接口硬件块内实施，且通过获得从一部分闪存（诸如闪存的页面或块）中读取的一个或多个单元的阈值电压（或其代理），并将该电压用作对于反过来提供所估计的原始BER的预定统计模型的参数，能实现计算所估计的原始BER。对于再一实例，错误统计收集/跟踪硬件块能够提供一个或多个预定模式来写入闪存中（诸如通过旁路通用编码器），且能够验证从闪存中返回的原始比特错误的数量（诸如通过旁路通用解码器），以便确定所测量的原始BER。预定模式包括全零模式、全一模式或者一个或多个PRBS模式。再如另一实例，错误统计收集/跟踪硬件块能够定期确定（诸如每100个PE周期进行一次）闪存的一个或多个部分的当前原始（所测量的）BER，例如，通过提供并验证一个或多个预定模式。作为其他实例，任何一个或多个上述实例被实施在各种组合中。
在各种实施方式中，经由一个或多个软件技术，完全或部分实施由上述错误统计收集/跟踪硬件块执行的一个或多个功能。例如，可编程硬件定时器为处理器提供中断。作为响应，处理器执行软件中断处理例程，该例程引导一部分通用解码器硬件块来向处理器提供一个或多个所测量的原始BER值。该处理器将这些值累积成移动平均数。至少部分使用该移动平均数来确定所选择的纠错码，诸如通过向能够选择纠错码的软件功能的输入，或者可选地作为向能够选择纠错码的硬件单元的输入。对于另一实例，处理器执行一个或多个软件例程来计数每个存储单元的PE和/或读取周期。通过从由处理器可寻址的存储器中读取前一计数器值、递增计数器值、并随后将递增的计数器值存储回存储器中的例程来进行计数。可预想具有在硬件和软件的各种组合中执行的各种错误统计收集和跟踪功能的其他实施方式。
在某些实施方式中，错误统计收集/跟踪块能够随时间保留历史信息，并根据历史计算知晓历史的原始BER。例如，错误统计收集/跟踪块能够保留所测量的（或所估计的）原始BER（诸如每个块或每个页面对每个访问或每个操作时间）的历史，并根据历史来确定知晓历史的所测量的（或所估计的）原始BER。
根据各种标准、使用场景以及实施方式来动态确定用于进行编码所选择的纠错码。例如，所测量的（或所估计的）原始BER动态影响为了进行编码而选择哪个纠错码。对于另一实例，知晓历史的所测量的（或所估计的）原始BER影响为了进行编码而选择哪个纠错码。动态确定用于将闪存的特定部分进行解码而选择的纠错码，以便与在最后写入该特定部分时使用的编码相匹配。
各种实施方式执行纠错码选择以进行编码，未明确计算原始BER（所测量的或所估计的），而是基于一个或多个参数或一个或多个参数的历史来直接动态选择纠错码。这些参数包括校正和/或检测的错误的数量、PE周期的数量、读取周期的数量、程序时间、擦除时间、读取时间、温度以及阈值电压。在各种实施方式中，这些参数（和/或其历史）基于每个闪存部分（诸如闪存的每个页面或每个块）。
在某些实施方式中，闪存（诸如包括在闪存单元内）被组织在部分（诸如页面或块）内，且每个部分能够存储预定信息量（诸如2K或4K字节的信息）。该信息包括数据信息和纠错信息。在某些实施方式中，每个部分能够存储相同的特定数量的字节，作为纠错信息，且在其他实施方式中，某些部分能够存储不同数量的字节的纠错信息。各种纠错码（诸如由码库描述）产生出不同数量的字节（或比特）的纠错信息。
例如，与第二纠错码（诸如在后续寿命中使用）相比，经由第一纠错码（诸如在闪存寿命中的相对早期使用）进行编码会产生相对较少字节的纠错信息（例如，用于进行纠错的冗余信息）。在某些实施方式中，闪存（和/或其使用）能够存储足以经由每个部分内的第二纠错码进行编码的纠错信息，使得在使用第一纠错码时未使用纠错信息存储。在其他实施方式中，闪存（和/或其使用）能够存储足以经由每个部分内的第一纠错码进行编码的纠错信息，且该闪存不能（在每个部分内）存储足以经由第二纠错码进行编码的纠错信息。某些其他实施方式包括额外的闪存存储器（诸如专用于存储额外的纠错信息的闪存的区域），该额外的闪存存储器结合每部分纠错信息存储器足以存储经由第二纠错码编码的纠错信息。
在某些实施方式中，闪存被作为部分（诸如页面或块或其倍数）来操作，且将每个部分组织为数据子部分和各相应的纠错子部分。闪存（和/或其使用）能够根据多个纠错码中动态选择的特定一个将特定量的存储数据进行编码，产生与特定量的存储数据相对应的纠错信息。该存储数据与纠错信息结合被存储在数据子部分中的特定一个和纠错子部分中相应的特定一个的组合内。这些部分均具有相同大小或者可选地具有不同大小。
例如，闪存（和/或其使用）能够将纠错信息完全存储在纠错子部分内，该纠错信息足够大以便经由相对较小的纠错码进行编码，使得所有相应的数据子部分可用于将存储数据（从该存储数据中产生纠错信息）进行存储。然而，纠错子部分不够大，不足以存储经由相对较大的纠错码编码的纠错信息。相反，“借用”数据存储子部分的量以便存储在纠错子部分内不适合的纠错信息的剩余部分，因此减小可用于将存储数据存储在数据存储子部分内的空间（减小了所借用的量）。因此，与在使用相对较小的纠错码时的存储数据的量相比，在使用相对较大的纠错码时，存储数据的量更小，因为可使用相对较小的数据存储子部分。因此，在使用相对较大的纠错码时，由闪存（和/或其使用）提供相对较小的可用总空间。
对于另一实例，闪存（和/或其使用）能够将纠错信息完全存储在纠错子部分内，该纠错信息足够大以经由相对较大的纠错码进行编码，使得所有相应的数据子部分可用于将存储数据（从该存储数据中产生纠错信息）进行存储。纠错子部分足够大以存储经由相对较小的纠错码编码的纠错信息。“借用”纠错子部分的量以用于存储额外的存储数据，在解释经由相对较小的纠错码编码的纠错信息之后，该纠错子部分的量高达且包括纠错子部分内剩余的所有空间。因此，与在使用相对较大的纠错码时的存储数据的量相比，在使用相对较小的纠错码时，存储数据的量更大，因为可使用相对较多的数据存储子部分。因此，在使用相对较小的纠错码时，由闪存（和/或其使用）提供相对较大的可用总空间。
在各种实施方式和/或使用场景中，根据从数据子部分的上述借用（例如，如在根据使纠错子部分“溢出”的纠错码进行编码时所需）来操作闪存的某些部分，而根据从纠错子部分的上述借用（例如，如在根据使空间可用于数据子部分的纠错码进行编码时可能）来操作闪存的其他部分。在各种实施方式和/或使用场景中，通过从数据或纠错子部分中借用（例如，如根据用于进行编码的纠错码所需）来操作闪存的某些部分。这些部分具有相同大小或不同大小，且利用数据（或纠错）子部分的相同分配或不同分配（例如，所有数据子部分具有特定大小，或者所有数据子部分具有多个大小中的任一个）来组织这些部分。
在各种实施方式中，基于一个或多个原始BER和/或被用于动态选择纠错码以便将数据信息进行编码的上述参数来改变一部分闪存的使用模式。例如，在原始BER超过阈值时，预先用作MLC页面的一部分（诸如页面）闪存随后被用作SLC页面（诸如通过将页面用作“仅更低的”页面）。对于另一实例，在一部分闪存寿命的早期部分期间，该部分被用作MLC部分，且在寿命后期部分期间，该部分被用作SLC部分。在该部分被用作SLC部分时（与MLC部分相比），减小可用于存储数据的空间，但若在寿命后期部分期间，将该部分标记为不可使用，则该可用空间更大。
在各种实施方式中，用于进行编码的纠错码的动态选择与闪存部分操作模式的动态选择一起使用。例如，在闪存的页面的最初操作周期期间，该页面被用作MLC页面，并用第一短码长度ECC进行编码。在随后的操作周期期间，该页面仍被用作MLC页面，但根据第一长码长度ECC进行编码。在另一随后的操作周期期间，该页面被用作SLC页面，并用第二短码长度ECC进行编码。在另一随后的操作周期期间，该页面仍被用作SLC页面，但根据第二长码长度ECC进行编码。在操作周期内减小可用于存储数据的空间（因为该页面采用第一短码长度ECC进行编码，随后采用第一长码长度ECC进行编码，随后通过第二短码长度ECC被用作SLC页面，以及随后通过第二长码长度ECC进行操作），但若将该页面标记为不可使用，则该可用空间更大。
可替代地，尽管闪存的页面的原始BER小于第一阈值，但该页面被用作MLC页面，并采用第一短码长度ECC进行编码。若/当原始BER超过第一阈值（但仍小于第二阈值）时，则该页面采用第一更长的码长度ECC进行编码（同时仍被用作MLC页面）。若/在原始BER超过第二阈值（但仍小于第三阈值）时，则该页面采用甚至更长的码长度ECC进行编码。若/在原始BER超过第三阈值（但仍小于第四阈值）时，则该页面被用作SLC页面，并采用第二短码长度ECC进行编码。若/在原始BER超过第四阈值时，则该页面继续被用作SLC页面，并采用第二更长的码长度ECC进行编码。
在某些实施方式中，在第一操作模式下操作页面（诸如MLC页面），并动态选择被用于为页面编码数据的纠错码（诸如根据任何上述参数）。若根据动态选择的纠错码使用的纠错码信息超过阈值，则在第二操作模式下操作该页面（诸如SLC页面）。
在各种实施方式和/或使用场景中，在特定情况下，页面被用作SLC页面，而不考虑纠错码选择。特定情况的实例包括被用于经常是可访问的数据、经常被写入的数据、和/或受益于更高吞吐量的数据的页面。
在各种实施方式和/或使用场景中，与寿命后期更长的纠错码相比，在闪存寿命的早期，采用更短的纠错码操作闪存的一部分（例如，页面、块或其倍数）。因此，闪存的更大有效量可用于用户数据，且因此，通过有效过度供应，增大闪存的寿命。例如，闪存装置具有的页面大小略微大于2的幂，诸如8936（744+213）字节。与在整个寿命中使用相同比例相比，改变预留给用户数据的页面的比例以在闪存装置寿命的早期为大于2的幂，并在寿命后期为小于2的幂，从而延长寿命。
SSD控制器的实施
图2A示出了使用用于基于闪存的数据存储的自适应ECC技术的包括SSD控制器的SSD的一种实施方式的所选细节。SSD控制器200经由一个或多个外部接口210与主机（未示出）通信式耦接。根据各种实施方式，外部接口210为以下中的一个或多个：SATA接口、SAS接口、PCIe接口、光纤信道接口、以太网接口（诸如10千兆比特的以太网）、非标准版本的任何上述接口、自定义接口、或用于将存储和/或通信和/或计算装置互连的任何其他类型的接口。例如，在某些实施方式中，SSD控制器200包括SATA接口和PCIe接口。
SSD控制器200还经由一个或多个装置接口290与包括一个或多个存储装置（诸如闪存装置292）的非易失性存储器299通信式耦接。根据各种实施方式，装置接口290为以下中的一个或多个：异步接口、同步接口、DDR同步接口、ONFI兼容接口（诸如ONFI2.2兼容接口）、切换模式兼容闪存接口、非标准版本的任何上述接口、自定义接口、或用于与存储装置连接的任何其他类型的接口。
在某些实施方式中，闪存装置292具有一个或多个单独的闪存芯片294。根据特定的一个闪存装置292的类型，可选地和/或选择性地可并行访问特定闪存装置292内的多个闪存芯片294。闪存装置292仅表示一种类型的存储装置，其能够与SSD控制器200通信式耦接。在各种实施方式中，可使用任何类型的存储装置，诸如SLC NAND闪存、MLC NAND闪存、NOR闪存、只读存储器、静态随机存取存储器、动态随机存取存储器、铁磁存储器、相变存储器、赛道存储器、或任何其他类型的存储器装置或存储介质。
根据各种实施方式，将装置接口290组织为：每个总线具有一个或多个闪存装置292的一个或多个总线；每个总线具有一个或多个闪存装置292的一组或多组总线，其中，通常并行访问组内的总线；或者装置接口290上的闪存装置292的任何其他组织。
在图2A中继续，SSD控制器200具有一个或多个模块，诸如主机接口211、数据处理221、缓冲器231、映射241、再循环器251、ECC261、装置接口逻辑291以及CPU271。图2A中所示的特定模块和互连仅表示一种实施方式，并考虑某些或所有模块的多个设置和互连以及未示出的额外模块。在第一实例中，在某些实施方式中，具有两个或多个主机接口211，以便提供双端口。在第二实例中，在某些实施方式中，数据处理221和/或ECC261与缓冲器231相结合。在第三实例中，在某些实施方式中，主机接口211与缓冲器231直接耦接，且数据处理221可选地和/或选择性地对缓冲器231内存储的数据进行操作。在第四实例中，在某些实施方式中，装置接口逻辑291与缓冲器231直接耦接，且ECC261可选地和/或选择性地对缓冲器231内存储的数据进行操作。
主机接口211经由外部接口210发送和接收命令和/或数据，并在某些实施方式中，经由标签跟踪213跟踪单个命令的进程。例如，这些命令包括指定地址（诸如LBA）的读取命令和要读取的数据量（诸如多个LBA量，例如，部）；作为响应，SSD提供读取状态和/或读取数据。对于另一实例，这些命令包括指定地址（诸如LBA）的写入命令和要写入的数据量（诸如多个LBA量，例如，部）；作为响应，SSD提供写入状态和/或请求写入数据，且可选地随后提供写入状态。对于另一实例，这些命令包括指定不再需要分配的地址（诸如LBA）的解分配命令；作为响应，SSD相应修改映射，且可选地提供解分配状态。对于另一实例，这些命令包括超级电容器测试命令或数据硬化成功查询；作为响应，SSD提供适当状态。在某些实施方式中，主机接口211与SATA协议兼容，并使用NCQ命令，能够具有高达32个未决命令，每个命令具有由从0到31的数字表示的唯一标签。在某些实施方式中，标签跟踪213能够使用于经由外部接口210接收的命令的外部标签与用于在由SSD控制器200进行处理期间跟踪命令的内部标签相关联。
根据各种实施方式，具有以下中的一个或多个：数据处理221可选地和/或选择性地处理在缓冲器231与外部接口210之间发送的某些或所有数据；以及数据处理221可选地和/或选择性地处理在缓冲器231内存储的数据。在某些实施方式中，数据处理221使用一个或多个引擎223来执行以下中的一个或多个：格式化、重新格式化、转码以及任何其他数据处理和/或操纵任务。
缓冲器231存储从装置接口290发送给外部接口210或者从外部接口210发送给装置接口290的数据。在某些实施方式中，缓冲器231另外存储由SSD控制器200使用来管理闪存装置292的系统数据（诸如某些或所有映射表）。在各种实施方式中，缓冲器231具有以下中的一个或多个：用于临时存储数据的存储器237；用于控制数据移动到缓冲器231和/或从该缓冲器231移动数据的DMA233；以及其他数据移动和/或操纵功能。
根据各种实施方式，具有以下中的一个或多个：ECC261可选地和/或选择性地处理在缓冲器231和装置接口290之间发送的某些或所有数据；且ECC261可选地和/或选择性地处理在缓冲器231内存储的数据。
装置接口逻辑291经由装置接口290控制闪存装置292。装置接口逻辑291能够根据闪存装置292的协议将数据发送给闪存装置292或者从闪存装置292发送数据。装置接口逻辑291包括调度293，以经由装置接口290选择性地顺序控制闪存装置292。例如，在某些实施方式中，调度293能够使闪存装置292的操作排队，并能够选择性地将这些操作发送给单独的闪存装置292（或闪存芯片294）中的一个，因为可使用单独的闪存装置292（或闪存芯片294）。
映射241使用表格243在外部接口210上使用的数据寻址与装置接口290上使用的数据寻址之间进行转换，以便将外部数据地址映射在非易失性存储器299内的位置。例如，在某些实施方式中，映射241经由由表格243提供的映射，将外部接口210上使用的LBA转换为以一个或多个闪存芯片294为目标的块和/或页面地址。对于自驱动制造或解分配起未写入的LBA而言，若读取该LBA，则该映射指向默认值以便返回。例如，在处理解分配命令时，修改该映射，从而与解分配的LBA相对应的条目指向一个默认值。在各种实施方式中，具有多个默认值，每个默认值具有相应的指示器。多个默认值能够读取某些解分配的LBA（诸如在第一范围内），作为一个默认值，同时读取其他解分配的LBA（诸如在第二范围内），作为另一默认值。在各种实施方式中，由闪存、硬件、固件、命令/原始论证/参数、可编程寄存器、或其各种组合限定这些默认值。
在某些实施方式中，再循环器251进行垃圾收集。例如，在某些实施方式中，闪存装置292包括在可重写块之前必须擦除的块。再循环器251能够确定闪存装置292中的哪些部分在有效使用（例如，分配而非解分配），诸如通过扫描由映射241保持的映射，并通过擦除它们，能够使闪存装置292中未使用的（例如，解分配的）部分可用于写入。在其他实施方式中，再循环器251能够移动在闪存装置292内存储的数据，以便使闪存装置292中更大的连续部分可用于写入。
CPU271控制SSD控制器200的各种部分。CPU271包括CPU核281。根据各种实施方式，CPU核281为一个或多个单核或多核处理器。在某些实施方式中，CPU核281内单独的处理器核具有多线程。CPU核281包括指令和/或数据高速缓存器和/或存储器。例如，指令存储器包括的指令能使CPU核281执行软件（有时称为固件），以控制SSD控制器200。在某些实施方式中，将由CPU核281执行的某些或所有固件存储在闪存装置292上。
在各种实施方式中，CPU271还包括：命令管理273，用于跟踪和控制经由外部接口210接收的命令，同时这些命令处于进行中；缓冲管理275，用于控制缓冲器231的分配和使用；转换管理277，用于控制映射241；相干性管理279，用于控制数据寻址的一致性并避免诸如在外部数据存取和再循环数据存取之间发生冲突；装置管理282，用于控制装置接口逻辑291；以及可选的其他管理单元。根据各种实施方式，由硬件、软件（诸如在CPU核281上或者在经由外部接口210连接的主机上执行的软件）或其任意组合不控制和/或管理由CPU271执行的任何管理功能，或者控制和/或管理任何或所有这些管理功能。
在某些实施方式中，CPU271能够执行其他管理任务，诸如以下中的一个或多个：聚集和/或报告性能统计；实施SMART；控制功率顺序、控制和/或监测和/或调节功耗；对电源故障做出响应；控制和/或监测和/或调节时钟频率；以及其他管理任务。
各种实施方式包括计算主机闪存控制器，其与SSD控制器200相似并与各种计算主机的操作兼容，诸如经由调整主机接口211和/或外部接口210。各种计算主机包括计算机、工作站计算机、服务器计算机、存储服务器、PC、膝上型计算机、笔记本计算机、上网本、PDA、媒体播放机、媒体记录机、数码相机、蜂窝手机、无绳电话手机、以及电子游戏中的一个或任意组合。
在各种实施方式中，SSD控制器200（或计算主机闪存控制器）的所有或任何部分在单个IC、多芯片IC的单个芯片、多芯片IC的多个芯片、或者多个IC上实施。例如，缓冲器231在与SSD控制器200的其他部件相同的芯片上实施。对于另一实例，缓冲器231在与SSD控制器200的其他部件不同的芯片上实施。
在各种实施方式中，SSD控制器200的部件全部或部分地实施图1的各种硬件块（或由硬件块执行的功能）。例如，ECC261实施由图1的错误统计收集/跟踪、通用编码器、通用解码器、和/或码库硬件块执行的一个或多个功能。对于另一实例，装置接口逻辑291实施由图1的控制/接口硬件块执行的一个或多个功能，且非易失性存储器299实施图1的闪存单元。
图2B示出了包括图2A的SSD的系统的另一实施方式的所选细节。SSD201包括SSD控制器200，该控制器200经由装置接口290与非易失性存储器299耦接。SSD经由外部接口210与主机202耦接。在某些实施方式中，SSD201（或其变形）与SAS驱动器或SATA驱动器相对应，SAS驱动器或SATA驱动器与用作主机202的启动器耦接。
图2C示出了包括图2A的SSD的系统的另一实施方式的所选细节。如图2B中所示，SSD201包括SSD控制器200，该控制器200经由装置接口290与非易失性存储器299耦接。SSD经由外部接口210与主机202耦接，该外部接口210反过来经由中间接口204与中间控制器203耦接，并随后与主机202耦接。在各种实施方式中，SSD控制器200经由一个或多个中间级的其他控制器（诸如RAID控制器）与主机耦接。在某些实施方式中，SSD201（或其变形）与SAS驱动器或SATA驱动器相对应，且中间控制器203与扩展器相对应，该扩展器反过来与启动器耦接，或者可选地，中间控制器203与经由扩展器与启动器间接耦接的桥接器相对应。
在各种实施方式中，SSD控制器和/或计算主机闪存控制器与一个或多个非易失性存储器结合，被实施为非易失性存储元件，诸如USB存储元件、CF存储元件、MMC存储元件、SD存储元件、记忆棒存储元件、以及xD图卡存储元件。
在各种实施方式中，SSD控制器（或计算主机闪存控制器）的所有或任何部分或其功能在主机内被实施，该控制器与该主机耦接（例如，图2C的主机202）。在各种实施方式中，经由硬件（例如，逻辑电路）、软件（例如，驱动器程序）或其任意组合实施SSD控制器（或计算主机闪存控制器）的所有或任何部分或其功能。例如，部分经由主机上的软件且部分经由SSD控制器上的硬件实施ECC单元（诸如与图2A的ECC261相似）的功能或与该单元相关联的功能。对于另一实例，部分经由主机上的软件且部分经由计算主机闪存控制器上的硬件来实施再循环器单元（诸如与图2A的再循环器251相似）的功能或与该单元相关联的功能。
实例性实施技术
在一些实施方式中，通过与由计算机系统的处理兼容的规范来指定由实施用于基于闪存的数据存储的自适应ECC技术的系统执行的所有或部分操作的各种组合，例如，图1的硬件块、计算主机闪存控制器、和/或SSD控制器（诸如图2A的SSD控制器200）、以及处理器、微处理器、片上系统、专用集成电路、硬件加速器或提供所有或部分上述操作的其他电路中的一部分。该规范根据各种描述，诸如硬件描述语言、电路描述、网表描述、掩膜（mask）描述或布局描述。实例性描述包括：Verilog、VHDL、SPICE、诸如PSpice的SPICE变形、IBIS、LEF、DEF、GDS-II、OASIS或其他描述。在各种实施方式中，处理包括解释、编译、模拟和合成的任何组合，以产生、验证或指定适用于包括在一个或多个集成电路上的逻辑和/或电路。根据各种实施方式，每个集成电路可根据各种技术设计和/或制造。所述技术包括可编程技术（诸如字段或掩模可编程门阵列集成电路）、半定制技术（诸如全部或部分基于单元的集成电路）和全定制技术（诸如实质上特定的集成电路）、它们的任何组合、或与集成电路的设计和/或制造兼容的任何其他技术。
在一些实施方式中，如由具有存储在其中的一组指令的计算机可读介质描述的操作的所有或部分的各种组合可通过以下来执行：执行和/或解释一个或多个程序指令、解释和/或编译一个或多个源和/或脚本语言语句、或执行通过编译、转换和/或解释在编程和/或脚本语言语句中表达的信息而产生的二进制指令。语句可与任何标准的编程或脚本语言（诸如C、C++、Fortran、Pascal、Ada、Java、VBscript和Shell）兼容。程序指令、语言语句或二进制指令中的一个或多个可选地被存储在一个或多个计算机可读存储介质元件中。在各种实施方式中，程序指令中的一些、所有或各个部分被实现为功能、例程、子例程、在线例程、程序、宏或其部分中的一个或多个。
结论
在准备文本和附图中，仅为了方便，在描述中已做了某些选择，且除非有相反的指示，否则选择本身不应被解释为传达了有关所描述的实施方式的结构或操作的额外信息。选择的实例包括：用于附图标记指定的特定组织或分配以及用于识别和引用实施方式的特征和元件的元件标识符（例如标注或数字标识符）的特定组织或分配。
词语“包括”或“包含”具体意在被理解为对描述开放式范围的逻辑组的抽象，且并不意味着传达物理包含物，除非后面明确跟随词语“之内”。
尽管为了描述和理解清晰的目的，已在一些细节中描述了上述实施方式，但本发明不限于所提供的细节。有许多本发明的实施方式。所公开的实施方式是实例性的，而不是限制性的。
应理解构造、布置和使用的许多变化可能与本描述一致，且处于已公布的专利的权利要求的范围内。例如，互连和功能单位的位宽度、时钟速度和所使用的技术的类型根据每个组件块中的各种实施方式而可变。给于互连和逻辑的名称仅是实例性的，且不应被解释为限定所描述的概念。流程图和流程图过程、动作和功能元件的顺序和布置根据各种实施方式可变化。另外，除非特别说明与此相反，否则指定的值范围、使用的最大值和最小值或其他特定的规范（诸如闪存技术类型；以及寄存器和缓存器中的条目或级别的数量）仅是所描述的那些实施方式，期望跟踪实施技术的改进和变化，且不应被解释为限定。
可采用本领域公知的功能相当的技术，而不是用于实施各种组件、子系统、操作、功能、例程、子例程、在线例程、程序、宏或其部分的那些所述技术。还应理解，实施方式中的许多功能方面可在硬件（即，一般专用电路）或软件（例如，经由编程的控制器或处理器的某种方式）中选择性实现，以作为取决于设计约束和更快处理的技术趋势（促使先前在硬件中的功能迁移至软件）和更高的集成密度（促使先前在软件中的功能迁移至硬件）的实施方式的功能。各种实施方式中的具体变化包括但不限于：划分的差异；不同的形式因素和配置；使用不同的操作系统和其他系统软件；使用不同接口标准、网络协议、或通信链路；以及当根据特定应用的独特工程和商业限制实施在本文中描述的概念时预期的其他变化。
已通过超越需要用于所描述的实施方式的很多方面的最小实现的细节和环境背景描述了实施方式。本领域普通技术人员将认识到，一些实施方式省略了公开的组件或特征，且无需改变剩余元素之间的基本合作。因此，应理解许多公开的细节不需要实施所描述的实施方式的各个方面。在剩余元素可与现有技术相区别的范围内，被省略的组件和特征不限于本文中所描述的概念。
设计中的所有这些变化是在由所描述的实施方式传达的教导上的非实质性变化。还应理解，本文中描述的实施方式对其他的计算和网络应用具有广泛的适用性，且并不限于所描述的实施方式的特定应用或行业。因此，本发明将被解释为包括涵盖在所公布的专利的权利要求的范围内的所有可能的修改和变更。

Claims (19)

1.一种系统，包括：
用于错误统计收集和跟踪的装置，能实现动态确定对闪存的一部分的访问的原始比特误码率（BER）；以及
用于自适应编码的装置，能实现根据多个纠错码中动态选择的一个进行编码，且还能实现至少部分基于所述原始BER来动态确定动态选择的纠错码。
2.根据权利要求1所述的系统，其中，根据所述纠错码中的第一纠错码进行编码使多个纠错比特存储在比在根据所述纠错码中的第二纠错码进行编码时更少的部分内。
3.根据权利要求2所述的系统，其中，在根据第一纠错码进行编码时，被用作用户数据的所述部分的比特数量增大的幅度高达由所述第二纠错码使用的纠错比特的数量减去由所述第一纠错码使用的纠错比特的数量的差值。
4.根据权利要求2所述的系统，其中，在根据第二纠错码进行编码时，被用作用户数据的所述部分的比特数量减小的幅度高达由所述第二纠错码使用的纠错比特的数量减去由所述第一纠错码使用的纠错比特的数量的差值。
5.根据权利要求2所述的系统，其中，所述用于自适应编码的装置还能实现在所述部分的寿命的第一部分期间选择所述第一纠错码，并在所述寿命的第二部分期间选择所述第二纠错码；且所述第二部分在所述第一部分之后。
6.根据权利要求2所述的系统，其中，至少部分经由硬件逻辑电路和/或一个或多个软件例程来实施所述用于错误统计收集和跟踪的装置和所述用于自适应编码的装置中的一个或多个。
7.一种系统，包括：
用于错误统计收集和跟踪的装置，能实现动态确定对闪存的一部分的访问的原始比特误码率（BER）；以及
用于自适应编码/解码的装置，包括用于自适应编码的装置和用于自适应解码的装置，所述用于自适应编码的装置能实现根据多个纠错码中的第一选择的纠错码进行编码，所述用于自适应解码的装置能实现根据所述纠错码中的第二选择的纠错码进行解码，且所述用于自适应编码/解码的装置还包括用于控制的装置，所述用于控制的装置能实现至少部分基于从所述用于错误统计收集和跟踪的装置接收的信息来确定所述第一选择的纠错码。
8.根据权利要求7所述的系统，其中，所述用于自适应编码的装置为用于通用编码的装置，所述用于通用编码的装置能实现根据任何所述纠错码进行编码。
9.根据权利要求7所述的系统，其中，所述用于自适应解码的装置为用于通用解码的装置，所述用于通用解码的装置能实现根据任何所述纠错码进行解码。
10.根据权利要求7所述的系统，其中，根据所述第一选择的纠错码进行编码使多个纠错比特存储在比在根据所述第二选择的纠错码进行编码时更少的部分内。
11.根据权利要求10所述的系统，其中，在根据所述第一选择的纠错码进行编码时，被用作用户数据的所述部分的比特数量增大的幅度高达在根据所述第二选择的纠错码进行编码时使用的纠错比特的数量减去在根据所述第一选择的纠错码进行编码时使用的纠错比特的数量的差值。
12.根据权利要求10所述的系统，其中，在根据所述第二选择的纠错码进行编码时，被用作用户数据的所述部分的比特数量减小的幅度高达在根据所述第二选择的纠错码进行编码时使用的纠错比特的数量减去在根据所述第一选择的纠错码进行编码时使用的纠错比特的数量的差值。
13.根据权利要求10所述的系统，其中，所述用于自适应编码的装置还能实现在所述部分的寿命的第一部分期间选择所述第一选择的纠错码，并在所述寿命的第二部分期间选择所述第二选择的纠错码；且所述第二部分在所述第一部分之后。
14.根据权利要求7所述的系统，其中，至少部分经由硬件逻辑电路和/或一个或多个软件例程来实施所述用于错误统计收集和跟踪的装置和所述用于自适应编码/解码的装置中的一个或多个。
15.一种系统，包括：
用于动态码率选择的装置，能实现动态确定与闪存的多个部分中的每一个相关联的相应码率；
用于编码的装置，可根据相应确定的码率来操作；
用于解码的装置，可根据所述相应确定的码率来操作；以及
其中，利用由所述用于编码的装置根据所述相应确定的码率中的特定一个编码的数据写入所述部分中的特定一个，且随后，从该特定部分中读取并由所述用于解码的装置解码所述部分中的特定一个。
16.根据权利要求15所述的系统，其中，所述用于动态码率选择的装置能实现至少部分基于每一个或多个所述部分的一个或多个参数、或者一个或多个所述参数的一个或多个历史来动态确定所述相应码率，所述参数包括：
校正的错误的数量，
检测的错误的数量，
程序/擦除周期的数量，
读取周期的数量，
程序时间，
擦除时间，
读取时间，
温度，以及
阈值电压。
17.根据权利要求15所述的系统，其中，所述动态确定包括确定相对较低的码率，以便在第一部分的寿命内相对较早地与第一个所述部分相关联，且包括确定相对较高的码率，以便在所述寿命内相对较晚地与所述第一部分相关联。
18.根据权利要求17所述的系统，其中，在根据所述相对较低的码率进行编码时，被用作用户数据的所述第一部分的比特数量比在根据所述相对较高的码率进行编码时更大。
19.根据权利要求15所述的系统，其中，至少部分经由硬件逻辑电路和/或一个或多个软件例程来实施所述用于动态码率选择的装置、所述用于编码的装置、以及所述用于解码的装置中的一个或多个。
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