KR20200034420A - 복수의 에러 정정 기능을 갖는 메모리 장치 및 메모리 시스템과 그 동작 방법 - Google Patents

복수의 에러 정정 기능을 갖는 메모리 장치 및 메모리 시스템과 그 동작 방법 Download PDF

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Abstract

본 개시의 기술적 사상의 일측면에 따른 메모리 시스템은 제1 메모리 영역 및 제2 메모리 영역을 포함하는 복수의 메모리 영역들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 영역들과 데이터 비트 및 패리티 비트를 송수신하는 입출력 라인을 포함하는 입출력 회로 및 상기 입출력 라인을 통해 수신한 상기 제1 메모리 영역의 상기 데이터 비트에 대해 제1 에러 정정 동작을 수행하는 제1 서브 에러 정정 회로 및 상기 입출력 라인을 통해 수신한 상기 제2 메모리 영역의 상기 데이터 비트에 대해 제2 에러 정정 동작을 수행하는 제2 서브 에러 정정 회로를 포함하는 복수의 서브 에러 정정 회로들을 포함하는 에러 정정 회로를 포함한다.

Description

복수의 에러 정정 기능을 갖는 메모리 장치 및 메모리 시스템과 그 동작 방법 {Memory device and memory system having multiple error correction function and operating method thereof}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로서, 자세하게는 이원화된(discrete) 에러 정정 기능을 갖는 메모리 장치 및 동작 방법에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성인 동시에 리프레쉬가 필요없는 차세대 메모리 장치들에 대한 연구가 진행되고 있다. 이러한 차세대 메모리 장치는 DRAM(Dynamic Random Access Memory)의 고집적성, 플래쉬 메모리의 비휘발성, SRAM(Static RAM)의 고속성 등을 갖출 것이 요구된다. 차세대 메모리 장치로서, MRAM(Magnetic RAM), PRAM(Phase change RAM), NFGM(Nano Floating Gate Memory), PoRAM(Polymer RAM), FeRAM(Ferroelectric RAM), RRAM(Resistive RAM) 등이 상술한 요구 사항에 부응하는 차세대 메모리 장치로 거론되고 있다.
한편, 메모리 장치의 집적도를 높이기 위하여 공정 스케일을 축소시키고 있다. 공정 스케일이 축소됨에 따라 비트 에러 비율(bit error rate)는 급격하게 증가하여 에러 정정 코드(Error Correction Code, ECC)를 필요로 하게 되었다.
본 개시의 기술적 사상은 비트 에러가 발생되지 않도록 하기 위해 메모리 셀 어레이의 영역 별로 에러 정정을 서로 다르게 수행하는 메모리 장치 및 이의 동작 방법에 관한 것이다.
상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 메모리 시스템은 제1 메모리 영역 및 제2 메모리 영역을 포함하는 복수의 메모리 영역들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 영역들과 데이터 비트 및 패리티 비트를 송수신하는 입출력 라인을 포함하는 입출력 회로 및 상기 입출력 라인을 통해 수신한 상기 제1 메모리 영역의 상기 데이터 비트에 대해 제1 에러 정정 동작을 수행하는 제1 서브 에러 정정 회로 및 상기 입출력 라인을 통해 수신한 상기 제2 메모리 영역의 상기 데이터 비트에 대해 제2 에러 정정 동작을 수행하는 제2 서브 에러 정정 회로를 포함하는 복수의 서브 에러 정정 회로들을 포함하는 에러 정정 회로를 포함할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치를 포함하는 메모리 시스템의 동작 방법은, 제1 메모리 영역에 대응되는 입출력 라인을 통해, 상기 제1 메모리 영역에 대하여 상기 제1 서브 에러 정정 회로에 의한 제1 에러 정정 동작을 수행하는 단계 및 제2 메모리 영역에 대응되는 입출력 라인을 통해, 상기 제2 메모리 영역에 대하여 상기 제2 서브 에러 정정 회로에 의한 제2 에러 정정 동작을 수행하는 단계를 포함하며, 상기 제1 메모리 영역은, 상기 메모리 장치에 고온 공정이 수행됨에 따라 상기 제1 메모리 영역의 동작 온도를 초과하는 메모리 영역인 것을 특징으로 할 수 있다.
본 개시의 기술적 사상의 일측면에 따른 메모리 장치는 제1 메모리 영역 및 제2 메모리 영역을 포함하는 복수의 메모리 영역들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 영역들과 데이터 비트 및 패리티 비트를 송수신하는 입출력 라인을 포함하는 입출력 회로, 상기 입출력 라인을 통해 수신한 상기 제1 메모리 영역의 상기 데이터 비트에 대해 제1 에러 정정 동작을 수행하는 제1 서브 에러 정정 회로 및 상기 입출력 라인을 통해 수신한 상기 제2 메모리 영역의 상기 데이터 비트에 대해 제2 에러 정정 동작을 수행하는 제2 서브 에러 정정 회로를 포함하는 복수의 서브 에러 정정 회로들을 포함하는 에러 정정 회로, 상기 입출력 회로 및 상기 에러 정정 회로와 연결되는 스위칭 회로 및 상기 제1 메모리 영역은 제1 서브 에러 정정 회로와 전기적으로 연결되도록 상기 스위칭 회로를 제어하며, 상기 제2 메모리 영역은 제2 서브 에러 정정 회로와 선택적으로 연결되도록 상기 스위칭 회로를 제어하는 제어 로직을 포함할 수 있다.
본 개시의 예시적 실시예에 따른 메모리 장치와 그 동작 방법에 따르면 비트 에러 비율이 큰 메모리 셀 어레이의 일부 영역은 패리티 비트가 많은 제1 에러 정정 코드를 사용하고, 비트 에러 비율이 작은 메모리 셀 어레이의 다른 일부 영역은 패리티 비트가 적은 제2 에러 정정 코드를 사용함으로써 패리티 비트의 수를 최적화하여 메모리 셀 영역의 오버헤드를 적게 유지할 수 있다.
도 1은 본 개시의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 3은 본 개시의 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 4는 본 개시의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 5a는 본 개시의 실시예에 따른 메모리 장치를 설명하기 위한 도면이고, 도 5b는 본 개시의 실시예에 따른 서브 메모리 영역을 설명하기 위한 도면이다.
도 6a는 본 개시의 실시예에 따라 제1 에러 정정 동작이 수행되는 메모리 장치를 설명하기 위한 도면이고, 도 6b는 본 개시의 실시예에 따라 제2 에러 정정 동작이 수행되는 메모리 장치를 설명하기 위한 도면이고, 도 6c는 본 개시의 실시예에 따라 스위칭 회로가 멀티플렉서로 구현된 메모리 장치를 설명하기 위한 도면이다.
도 7a는 본 개시의 실시예에 따라 제1 에러 정정 동작이 수행되는 메모리 장치를 설명하기 위한 도면이고, 도 7b는 본 개시의 실시예에 따라 제2 에러 정정 동작이 수행되는 메모리 장치를 설명하기 위한 도면이고, 도 7c는 본 개시의 실시예에 따라 스위칭 회로가 멀티플렉서로 구현된 메모리 장치를 설명하기 위한 도면이며, 도 7d는 본 개시의 실시예에 따른 제1 서브 메모리 영역 및 제2 서브 메모리 영역을 설명하기 위한 도면이다.
도 8은 본 개시의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 9는 도 8에 따른 메모리 시스템을 나타내는 블록도이다.
도 10은 본 개시의 예시적 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 흐름도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.
도 1은 본 개시의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 1을 참고하면, 메모리 시스템(1)은 메모리 셀 어레이(100), 입출력 회로(Input/Ouput circuit)(200) 및 에러 정정 회로(400)를 포함할 수 있으며, 메모리 셀 어레이(100)는 제1 메모리 영역(110) 및 제2 메모리 영역(120)을 포함할 수 있고, 에러 정정 회로(400)는 제1 서브 에러 정정 회로(410) 및 제2 서브 에러 정정 회로(420)를 포함할 수 있다. 다만, 메모리 영역들의 수와 서브 에러 정정 회로들의 수는 이에 제한되지 않는다.
본 개시의 실시예에 따르면, 제1 메모리 영역(110)은 비트 에러 비율이 상대적으로 큰 영역을 지칭할 수 있다. 예컨대, 제1 메모리 영역(110)은 고온 공정의 영향을 받아 비트 에러가 발생할 수 있으며, PCB(Printed Circuit Board) 등에 메모리 장치를 고온으로 부착하는 패키징 공정이 수행됨에 따라, 메모리 셀 어레이(100)의 적어도 일부 영역(예컨대, 제1 메모리 영역(110))에서 비트 에러가 발생할 수 있다. 비트 에러를 방지하기 위하여, 메모리 시스템(1)은 제1 메모리 영역(110)에 기록 또는 독출되는 데이터에 대해 제1 서브 에러 정정 회로(410)에 의한 제1 에러 정정 동작을 수행할 수 있다.
한편, 제2 메모리 영역(120)은 비트 에러 비율이 상대적으로 적은 영역을 지칭할 수 있다. 예컨대, 제2 메모리 영역(120)은 고온 공정의 영향을 받지 않아 비트 에러가 적게 발생할 수 있다. 이에 따라, 메모리 시스템(1)은 제2 메모리 영역(120)에 기록 또는 독출되는 데이터에 대해 제2 서브 에러 정정 회로(420)에 의한 제2 에러 정정 동작을 수행할 수 있다. 제1 서브 에러 정정 회로(410)에 의한 제1 에러 정정 동작은, 제2 서브 에러 정정 회로(420)에 의한 제2 에러 정정 동작보다 더 많은 비트수의 에러를 감지하고, 정정할 수 있다. 예컨대, 제1 에러 정정 동작은 3-비트 에러를 정정하고 4-비트 에러를 감지하는 반면, 제2 에러 정정 동작은 2-비트 에러를 정정하고 3-비트 에러를 감지할 수 있다.
메모리 시스템(1)은 제1 메모리 영역(110)에 기록될 데이터 또는 독출된 데이터에 관한 제1 에러 정정 동작을 제1 서브 에러 정정 회로(410)에서 수행할 수 있다. 또한, 제2 메모리 영역(120)에 기록될 데이터 또는 독출된 데이터에 관한 제2 에러 정정 동작을 제2 서브 에러 정정 회로(420)에서 수행할 수 있다. 이에 따라, 고온 공정의 영향을 받는 제1 메모리 영역(110)은 제2 에러 정정 동작보다 성능이 우수한 제1 에러 정정 동작에 의해 에러를 감지 또는 정정할 수 있다. 또한, 고온 공정의 영향을 받는 제1 메모리 영역(110)에 대해서만 데이터 비트 대비 패리티 비트의 비율이 큰 제1 에러 정정 동작을 수행함으로써, 메모리 오버헤드를 감소시킬 수 있다.
도 2는 본 개시의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2를 참고하면, 메모리 시스템(1)은 메모리 장치(10) 및 메모리 컨트롤러(20)를 포함할 수 있다. 메모리 장치(10)는 메모리 셀 어레이(100), 스위칭 회로(300) 및 에러 정정 회로(400)를 포함할 수 있다.
메모리 컨트롤러(20)는 호스트(HOST)로부터의 기록/독출 요청에 응답하여 메모리 장치(10)에 저장된 데이터를 독출하거나 또는 메모리 장치(10)에 데이터를 기록하도록 메모리 장치(10)를 제어할 수 있다. 구체적으로, 메모리 컨트롤러(20)는 메모리 장치(10)에 커맨드/어드레스 신호(CA) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(10)에 대한 기록, 독출 및 소거 동작을 제어할 수 있다. 또한, 기록하기 위한 데이터(DTA)와 독출된 데이터(DTA)가 메모리 컨트롤러(20)와 메모리 장치(10) 사이에서 송수신될 수 있다.
메모리 셀 어레이(100)는 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(100)는 메모리 셀들과 연결되는 복수의 워드 라인들과 복수의 비트 라인들을 포함한다. 복수의 워드 라인들은 메모리 셀들의 행방향으로 연장되어 메모리 셀들과 연결되고, 복수의 비트 라인들은 메모리 셀들의 열방향으로 연장되어 메모리 셀들과 연결될 수 있다. 메모리 셀 어레이(100)의 메모리 셀들은 DRAM 셀, SRAM 셀, 플래시 메모리 셀, 상 변화 메모리(PRAM) 셀, 저항 메모리(ReRAM) 셀, 자기 저항 메모리(MRAM) 셀 또는 다른 유형의 메모리 셀일 수 있다. 이 경우, DRAM은 SDRAM을 포함할 수 있다.
메모리 장치(10)에는 메모리 셀 어레이(100)와 관련되는 전형적인 회로들, 예컨대, 로우 디코더, 칼럼 디코더, 그리고 센스앰프들이 포함될 수 있다. 로우 디코더는 메모리 셀 어레이(100)와 연결된 복수의 워드 라인들 중 어느 하나를 선택할 수 있다. 로우 디코더는 커맨드/어드레스 신호(CA)에 포함된 로우 어드레스를 디코딩하여 로우 어드레스에 상응하는 어느 하나의 워드 라인을 선택하고, 선택된 워드 라인을 활성화시킬 수 있다.
본 개시의 일 실시예에 따른 메모리 장치(10)는 메모리 셀 어레이(100)를 복수의 영역으로 나누고, 각각의 영역에 포함된 데이터 비트에 관하여 에러 정정 회로(400)내의 복수의 에러 정정 회로에서 서로 다른 에러 정정 기능을 수행할 수 있다. 구체적으로, 메모리 장치(10)가 스위칭 회로(300)에서의 스위칭에 따라 메모리 셀 어레이(100)의 일부 영역은 제1 에러 정정 기능을 수행하도록 제1 서브 에러 정정 회로와 연결되고, 일부 영역은 제2 에러 정정 기능을 수행하도록 제2 서브 에러 정정 회로와 연결되도록 메모리 컨트롤러(20)는 메모리 장치(10)를 제어할 수 있다.
일 실시예에 따르면, 메모리 장치(10)의 제조 공정 하에서, 메모리 셀 어레이(100)의 복수의 영역은 각각 상이한 온도의 공정에 의해 비트 에러가 발생할 수 있다. 예를 들어, 메모리 셀이 MRAM 셀인 경우 데이터 비트의 에러가 발생하지 않기 위해서는 메모리 셀의 동작 온도의 미만으로 유지되어야 한다. 예컨대, 동작 온도는 대략 -40℃ 내지 150℃가 될 수 있다. 그러나, 메모리 셀이 고온 공정을 거쳐 메모리 장치(10)가 제작되는 경우 메모리 셀의 일부 영역의 온도는 동작 온도를 초과할 수 있다. 예컨대, 메모리 셀이 리플로우 솔더링 공정(Reflow Soldering Process)를 거치는 경우 메모리 셀의 온도는 동작 온도를 초과할 수 있다. 이하에서는, 고온 공정에 의해 동작 온도를 초과하는 메모리 셀 어레이(100)의 영역을 제1 메모리 영역, 동작 온도를 유지하는 메모리 셀 어레이(100)의 영역을 제2 메모리 영역이라고 한다.
메모리 셀 어레이(100)의 제1 메모리 영역 및 제2 메모리 영역 모두의 데이터 비트 에러를 완화하기 위해서는 모든 데이터 비트에 대한 패리티 비트를 증가시킬 수도 있지만, 패리티 비트가 증가하면 동일한 메모리 용량 대비 데이터 비트를 적게 보유할 수 있다. 이에 따라, 메모리 컨트롤러(20)는 커맨드/어드레스 신호(CA) 및 제어 신호(CTRL)에 기초하여, 메모리 셀 어레이(100)의 일부 영역에서는 제1 에러 정정 기능을 수행하도록 제어하고, 일부 영역에서는 제2 에러 정정 기능을 수행하도록 메모리 장치(10)를 제어할 수 있다.
일 실시예에 따라, 메모리 장치(10)는 불휘발성 메모리 장치를 포함할 수 있다. 불휘발성 메모리는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등을 포함한다.
일 실시예에 따라, 메모리 장치(10)는 휘발성 메모리 장치를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), SDRAM(Synchronous DRAM), DDR SDRAM(Double Data Rate SDRAM), LPDDR SDRAM(Low Power Double Data Rate SDRAM), GDDR SDRAM(Graphics Double Data Rate SDRAM), RDRAM(Rambus DRAM) 및 SRAM(Static RAM)) 등을 포함한다.
일 실시예에 따라, 메모리 시스템(1)은 HDD(Hard Disk Drive), SSD(Solid State Drive), CF(compact flash), SD(secure digital), Micro-SD(micro secure digital), Mini-SD(mini secure digital), xD(extreme digital) 또는 Memory Stick 중 적어도 하나를 포함할 수 있다.
도 3은 본 개시의 실시예에 따른 메모리 장치를 나타내는 블록도이다.
도 2 및 도 3를 참고하면, 메모리 장치(10)는 메모리 셀 어레이(100), 스위칭 회로(300) 및 에러 정정 회로(400)를 포함할 수 있으며, 입출력 회로(200) 및 제어 로직(500)을 더 포함할 수 있다. 제어 로직(500)은 스위칭 제어 로직(510)을 포함할 수 있다. 다만, 스위칭 제어 로직(510)은 제어 로직(500)의 외부에 구비될 수도 있다.
메모리 셀 어레이(100)는 복수의 메모리 셀들을 포함하고, 복수의 메모리 셀들은 워드 라인들 및 비트 라인들에 연결될 수 있다. 메모리 셀 어레이(100)는 글로벌 워드 라인들을 통해 로우 디코더(700)에 연결되고, 글로벌 비트 라인들을 통해 입출력 회로(200)에 연결될 수 있다. 글로벌 워드 라인들은 메모리 셀 어레이(100) 내에 포함된 복수의 워드 라인들과 연결되며, 글로벌 비트 라인들은 메모리 셀 어레이(100) 내에 포함된 복수의 비트 라인들과 연결된다. 메모리 셀들 각각은 하나 또는 그 이상의 비트들을 저장할 수 있으며, 일 예로서 각 메모리 셀은 멀티 레벨 셀(Multi Level Cell, MLC), 트리플 레벨 셀(Triple Level Cell, TLC) 또는 쿼드 레벨 셀(Quad Level Cell, QLC)에 해당할 수 있다.
제어 로직(500)은 메모리 컨트롤러(20)로부터 수신한 커맨드/어드레스 신호(CA) 및 제어 신호(CTRL)를 기초로, 메모리 셀 어레이(100)에 데이터를 기록하거나 메모리 셀 어레이(100)로부터 데이터를 독출하기 위한 각종 내부 제어 신호를 출력할 수 있다. 예를 들어, 메모리 장치(10)는 전압 생성기를 포함할 수 있으며, 제어 로직(500)은 기록 전압, 독출 전압 또는 소거 전압을 생성하도록 전압 생성기를 제어할 수 있다. 제어 로직(500)은 커멘드/어드레스 신호 및 제어 신호(CTRL)를 기초로 로우 디코더(700)를 제어하여 복수의 워드 라인들 중 하나를 선택하고, 칼럼 디코더(800)를 제어하여 복수의 비트 라인(BL)들 중 하나를 선택하고, 입출력 회로(200)에 포함된 센스 앰프(Sense Amplifier)들 중 선택된 비트 라인에 대응되는 센스 앰프를 활성화시킬 수 있다.
제어 로직(500)은 스위칭 회로(300)를 제어하여 입출력 회로(200) 및 에러 정정 회로(400)간의 연결을 선택적으로 제어할 수 있다. 일 실시예에 따르면, 스위칭 회로(300)는 입출력 회로(200)와 데이터 비트 또는 패리티 비트를 송수신하기 위해 k 개의 라인들로 연결될 수 있으며, 에러 정정 회로(400)와 데이터 비트 또는 패리티 비트를 송수신하기 위해 n 개의 라인들로 연결될 수 있다. 여기서 k 는 입출력 회로(200)에 포함된 복수의 센스 앰프들의 개수 및 입출력 라인들의 개수와 일치할 수 있으며, n 은 에러 정정 회로(400)에 포함된 서브 에러 정정 회로들의 수와 일치할 수 있다.
일 실시예에 따르면, 스위칭 제어 로직(510)은 커맨드/어드레스 신호(CA) 및 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(100)에 포함된 일부 메모리 셀들로부터 기입될 데이터 또는 독출될 데이터를 복수의 서브 에러 정정 회로들(ECC1 ~ ECCn)중 하나에서 에러 정정 동작을 수행하도록 스위칭 신호(SS)를 생성할 수 있다.
에러 정정 회로(400)는 에러 정정 동작을 수행하는 복수의 서브 에러 정정 회로들(ECC1 ~ ECCn)을 포함할 수 있다. 일 실시예에 따르면, 각각의 서브 에러 정정 회로는 서로 다른 비트 수의 에러를 정정하거나, 서로 다른 비트 수의 에러를 감지할 수 있다. 서로 다른 비트 수의 에러를 정정 또는 감지하기 위해서, 각각의 서브 에러 정정 회로가 생성하는 패리티 비트의 수는 상이할 수 있다. 예컨대, 많은 비트 수의 에러를 정정 또는 감지하기 위해서, 서브 에러 정정 회로가 정정 또는 감지하는 데이터 비트의 개수에 비해 서브 에러 정정 회로가 생성하는 패리티 비트의 개수가 클 수 있다.
일 실시예에 따르면, 메모리 컨트롤러(20)로부터 버퍼(600)를 통해 수신한 기입 데이터(WD)에 대해 서브 에러 정정 회로들(ECC1 ~ ECCn) 중 하나(예컨대, 제1 서브 에러 정정 회로(410))에서 패리티 비트들(PBs)을 생성할 수 있다. 스위칭 회로(300)의 동작에 따라, 에러 정정 회로(400)는 기입 데이터(WD)와 함께 생성된 패리티를 메모리 셀 어레이(100)에 포함된 복수의 메모리 셀들 중 일부(예컨대, 제1 메모리 영역)로 전송할 수 있다. 또한, 메모리 셀 어레이(100)에 포함된 복수의 메모리 셀들 중 일부(예컨대, 제1 메모리 영역)으로부터 수신한 데이터 비트들(DBs) 및 패리티 비트들(PBs)을 서브 에러 정정 회로들(ECC1 ~ ECCn) 중 하나(예컨대, 제1 서브 에러 정정 회로(410))가 수신하여, 데이터 비트들(DBs) 및 패리티 비트들(PBs)을 참고하여 에러 정정 동작을 수행할 수 있다. 에러 정정 동작을 수행한 이후, 에러 정정 회로(400)는 독출 데이터(RD)를 버퍼(600)를 통해 메모리 컨트롤러(20)로 전송할 수 있다.
도 4는 본 개시의 실시예에 따른 메모리 장치를 설명하기 위한 도면이다.
도 4를 참고하면, 메모리 셀 어레이(100)는 제1 메모리 영역(110) 및 제2 메모리 영역(120)을 포함할 수 있으며, 입출력 회로(200)는 제1 서브 입출력 회로(210) 및 제2 서브 입출력 회로(220)를 포함할 수 있다. 제1 서브 입출력 회로(210)는 스위칭 회로(300)와 x 개의 입출력 라인으로 연결되어, x 개의 비트들을 송수신할 수 있다. 또한, 제2 서브 입출력 회로(210)는 스위칭 회로(300)와 y 개의 입출력 라인으로 연결되어, y 개의 비트들을 송수신할 수 있다. 예컨대, 도 3에서 전술한 입출력 회로(200)와 스위칭 회로(300)를 연결하는 k 개의 입출력 라인은, 도 4에 도시된 x 개의 입출력 라인과 y 개의 입출력 라인의 합(k = x+y)이 될 수 있다.
일 실시예에 따르면, 독출 동작 동안에 제1 메모리 영역(110)에 포함된 메모리 셀들의 데이터는 제1 입출력 회로(210)에 포함된 x 개의 센스 앰프들 및 x 개의 입출력 라인들을 통해 스위칭 회로(300)로 입력될 수 있다. 마찬가지로, 독출 동작 동안에 제2 메모리 영역(120)에 포함된 메모리 셀들의 데이터는 제2 입출력 회로(220)에 포함된 y 개의 센스 앰프들 및 y 개의 입출력 라인들을 통해 스위칭 회로(300)로 입력될 수 있다. 이 경우, 센스 앰프들은 메모리 셀들로부터 출력된 데이터를 증폭시켜 입출력 라인을 통해 스위칭 회로(300)로 제공할 수 있다.
일 실시예에 따르면, 기록 동작 동안에 스위칭 회로(300)로부터 제1 입출력 회로(210)를 거쳐 제1 메모리 영역(110)에 포함된 메모리 셀들로 정보가 기록될 수 있으며, 마찬가지로, 스위칭 회로(300)로부터 제2 입출력 회로(220)를 거쳐 제2 메모리 영역(120)에 포함된 메모리 셀들로 정보가 기록될 수 있다.
서브 에러 정정 회로들(ECC1 ~ ECCn) 각각은 서로 다른 에러 정정 동작을 수행하기 위하여, 서로 다른 개수의 입출력 라인들의 개수가 요구될 수 있다. 예를 들어, 제1 서브 에러 정정 회로(410)는 x 개의 입출력 라인들이 요구될 수 있으며, 제2 서브 에러 정정 회로(420) y 개의 입출력 라인들이 요구될 수 있다. 복수의 입출력 라인들 각각으로부터 수신하거나, 복수의 입출력 라인들 각각으로 전송하는 데이터 비트(DB) 또는 패리티 비트(PB)를 이용하여 에러를 감지하거나 정정하여야 하기 때문이다.
예를 들어, 제1 서브 에러 정정 회로(410)는 제1 에러 정정 동작을 수행하기 위해 50 개의 입출력 라인들이 요구되며, 제2 서브 에러 정정 회로(420)는 제2 에러 정정 동작을 수행하기 위해 78 개의 입출력 라인들이 요구될 수 있다. 이 경우, 제1 서브 에러 정정 회로(410)는 32 개의 입출력 라인들로 데이터 비트들(DBs)을 전송하거나 수신할 수 있으며, 각각의 입출력 라인은 데이터 비트(DB)를 전송하거나 수신할 수 있다. 또한, 제1 서브 에러 정정 회로(410)는 18 개의 입출력 라인들로 패리티 비트들(PBs)을 전송하거나 수신할 수 있으며, 각각의 입출력 라인은 패리티 비트(PB)를 전송하거나 수신할 수 있다. 한편, 제2 서브 에러 정정 회로(420)는 64 개의 입출력 라인들로 데이터 비트들(DBs)을 전송하거나 수신할 수 있으며, 14 개의 입출력 라인들로 패리티 비트들(PBs)을 전송하거나 수신할 수 있다. 상술한 예시에서, 제1 서브 에러 정정 회로(410)가 제1 에러 정정 동작을 수행하기 위해 데이터 비트들(DBs)을 송수신하는 32 개의 입출력 라인들과 패리티 비트들(PBs)을 송수신하는 18 개의 입출력 라인들을 포함하므로, 제1 에러 정정 동작에서 요구되는 데이터 비트들(DBs)을 송수신하는 입출력 라인들의 개수 대비 패리티 비트들(PBs)을 송수신하는 입출력 라인들의 개수는 18/32 이다. 한편, 제2 에러 정정 동작에서 요구되는 데이터 비트들(DBs)을 송수신하는 입출력 라인들의 개수 대비 패리티 비트들(PBs)을 송수신하는 입출력 라인들의 개수는 14/64이다. 즉, 제1 에러 정정 동작은, 제2 에러 정정 동작보다 더 많은 비트 에러를 감지하고 정정하기 위해 데이터 비트들(DBs)을 송수신하는 입출력 라인들의 개수 대비 패리티 비트들(PBs)을 송수신하는 입출력 라인들의 개수의 비율이 더 높을 수 있다.
도 5a는 본 개시의 실시예에 따른 메모리 장치를 설명하기 위한 도면이고, 도 5b는 본 개시의 실시예에 따른 서브 메모리 영역을 설명하기 위한 도면이다.
도 5a를 참고하면, 메모리 셀 어레이(100)는 제1 메모리 영역(110) 및 제2 메모리 영역(120)을 포함하며, 메모리 셀 어레이(100)는 복수의 서브 메모리 영역(101)들을 포함할 수 있다. 복수의 서브 메모리 영역(101)들은 메모리 셀 어레이(100)의 메모리 셀들을 포함할 수 있다.
도 5b를 참고하면, 메모리 셀 어레이(100)는 제1 비트 라인(BL1) 내지 제b 비트 라인(BLb)을 포함하는 b 개의 비트 라인(BL)들 및 제1 워드 라인(WL1) 내지 제c 워드 라인(WLc)을 포함하는 c 개의 워드 라인(WL)들에 연결된 메모리 셀(MC)들을 포함할 수 있다. 메모리 셀(MC)들은 비트 라인(BL)과 워드 라인(WL)이 교차되는 지점에 연결될 수 있다.
도 5b를 참고하면, 서브 메모리 영역(101)은 복수의 비트 라인(BL)들에 연결된 메모리 셀(MC)들을 포함할 수 있다. 서브 메모리 영역(101)은 b 개의 비트 라인(BL)들 중 일부인 a 개의 비트 라인(BL)에 연결된 복수의 메모리 셀(MC)들을 포함할 수 있다. 일 예로, 서브 메모리 영역(101)은 64 개의 비트 라인(BL)들에 연결된 메모리 셀(MC)들을 포함할 수 있다. 예를 들어, 제1 워드 라인(WL1)에 독출 전압이 인가되면, 64 개의 비트 라인(BL)들에 연결된 메모리 셀(MC)들에 저장된 정보가 각각의 비트 라인(BL)을 통해 입출력 회로(200)로 출력될 수 있다. 실시예에 따라, 일부 서브 메모리 영역(101)은 고온 공정에 의해 메모리 셀(MC)에서 비트 에러가 발생할 수 있으며, 비트 에러를 감지하고 정정하기 위해 에러 정정 회로(400)는 에러 정정 동작을 수행할 수 있다. 고온 공정의 영향을 받는 일부 서브 메모리 영역(101)은 비트 에러가 발생할 확률이 더 높기 때문에, 에러 정정 회로(400)는 더 많은 비트 수의 에러를 감지하고 정정하는 에러 정정 동작을 수행할 수 있다.
다시 도 5a를 참고하면, 각각의 서브 메모리 영역(101)은 입출력 회로(200)를 통해 스위칭 회로(300)로 연결될 수 있다.
입출력 회로(200)는 복수의 센스 앰프(SA)들을 포함할 수 있으며, 센스 앰프(SA)들은 서브 메모리 영역(101)과 글로벌 비트 라인(GBL)을 통해 수신한 정보를 증폭시켜 입출력 라인(IOLN)을 경유하여 스위칭 회로(300)로 전송할 수 있다. 또는, 센스 앰프(SA)들은 스위칭 회로(300)로부터 입출력 라인(IOLN)을 통해 수신한 정보를 글로벌 비트 라인(GBL)을 경유하여 서브 메모리 영역(101)에 전송할 수 있다.
에러 정정 회로(400)는 기록 데이터에 관한 패리티를 생성하여 메모리 셀 어레이(100)에 데이터 비트(DB)와 패리티 비트(PB)를 저장할 수 있으며, 메모리 셀 어레이(100)로부터 출력된 데이터 비트(DB)와 패리티 비트(PB)를 참고하여 에러 감지 또는 정정을 수행하는 에러 정정 동작을 수행할 수 있다. 이 경우, 에러 정정 동작이 수행되는 과정에서, 각각의 서브 메모리 영역(101)은 데이터 비트(DB) 또는 패리티 비트(PB)를 입력받거나 출력할 수 있다.
예를 들어, 제1 메모리 영역(110)은 고온 공정의 영향을 받아 비트 에러가 발생할 확률이 높을 수 있다. 이 경우, 제1 서브 에러 정정 회로(410)는 데이터 비트(DB)와 이에 대한 패리티 비트(PB)를 제1 메모리 영역(110)에 포함된 각각의 서브 메모리 영역(101)에 기록할 수 있다. 예컨대, 제1 메모리 영역(110)에 포함된 일부의 서브 메모리 영역(101)은 데이터 비트(DB)를 기록할 수 있으며, 제1 메모리 영역(110)에 포함된 나머지 서브 메모리 영역(101)은 패리티 비트(PB)를 기록할 수 있다.
도 6a는 본 개시의 실시예에 따라 제1 에러 정정 동작이 수행되는 메모리 장치를 설명하기 위한 도면이고, 도 6b는 본 개시의 실시예에 따라 제2 에러 정정 동작이 수행되는 메모리 장치를 설명하기 위한 도면이고, 도 6c는 본 개시의 실시예에 따라 스위칭 회로가 멀티플렉서로 구현된 메모리 장치를 설명하기 위한 도면이다.
도 6a를 참고하면, 메모리 장치(10)는 고온 공정의 영향을 받는 제1 메모리 영역(110)에 대해서는 제1 서브 에러 정정 회로(410)에 의해 제1 에러 정정 동작을 수행하며, 도 6b를 참고하면, 고온 공정의 영향을 받지 않는 제2 메모리 영역(120)에 대해서는 제2 서브 에러 정정 회로(420)에 의해 제2 에러 정정 동작을 수행할 수 있다.
먼저, 도 6a를 참고하면, 메모리 장치(10)가 제1 에러 정정 동작을 수행하기 위하여, 제어 로직(500)은 제1 메모리 영역(110)의 서브 메모리 영역(101) 각각이 제1 서브 에러 정정 회로(410)와 연결되도록 스위칭 회로(300)에 스위칭 신호(SS)를 전송할 수 있다. 이 후, 제1 메모리 영역(110)에 정보를 기록하는 동작과, 제1 메모리 영역(110)으로부터 정보를 독출하는 동작은 아래와 같이 수행된다.
기록 동작 동안에, 제어 로직(500)은 제1 메모리 영역(110)에 포함된 적어도 일부의 메모리 셀에 데이터 비트(DB) 또는 패리티 비트(PB)를 기록하기 위하여 로우 디코더(700) 및 칼럼 디코더(800)를 제어할 수 있다. 제1 서브 에러 정정 회로(410)는 기록 데이터(WD)를 수신하면 기록 데이터(WD)에 기초한 데이터 비트(DB) 및 패리티 비트(PB)를 생성하여 제1 메모리 영역(110)에 포함된 서브 메모리 영역(101) 각각에 기록할 수 있다.
일 실시예에 따르면, 제1 메모리 영역(110)은 50 개의 서브 메모리 영역(101)들을 포함할 수 있다. 제1 서브 에러 정정 회로(410)는 32 개의 서브 메모리 영역(101)들 각각에 데이터 비트(DB)를 전송함으로써, 32 개의 서브 메모리 영역(101)들 각각에 기록 데이터(WD)를 기록할 수 있다. 또한, 제1 서브 에러 정정 회로(410)는 18 개의 서브 메모리 영역(101)들 각각에 패리티 비트(PB)를 전송함으로써, 18 개의 서브 메모리 영역(101)들 각각에 기록 데이터(WD)에 대한 패리티를 기록할 수 있다. 즉, 제1 메모리 영역(110)의 일부 서브 메모리 영역(101)은 기록 데이터(WD)를 구성하는 데이터 비트들(DBs)을 저장할 수 있으며, 제1 메모리 영역(110)의 나머지 서브 메모리 영역(101)은 기록 데이터(WD)에 대한 패리티 비트들(PBs)을 저장할 수 있다.
읽기 동작 동안에, 메모리 장치(10)는 기록 동작과 유사한 스킴으로 제1 메모리 영역(110)에 저장된 정보의 에러를 감지 및 정정하여 독출 데이터(RD)를 출력할 수 있다. 일 실시예에 따르면, 제어 로직(500)은 제1 메모리 영역(110)의 적어도 일부의 메모리 셀에 저장된 데이터 비트(DB) 또는 패리티 비트(PB)를 독출하기 위하여 로우 디코더(700) 및 칼럼 디코더(800)를 제어할 수 있다. 제1 서브 에러 정정 회로(410)는 스위칭 회로(300)를 거쳐 제1 메모리 영역(110)으로부터 데이터 비트(DB) 및 패리티 비트(PB)를 입력받고, 데이터 비트(DB) 및 패리티 비트(PB)를 참고하여 데이터 비트(DB)의 에러를 감지하거나 정정하는 제1 에러 정정 동작을 수행할 수 있다.
도 6b를 참고하면, 메모리 장치(10)가 제2 에러 정정 동작을 수행하기 위하여, 제어 로직(500)은 제1 메모리 영역(110) 및 제2 메모리 영역(120)의 서브 메모리 영역(101) 각각이 제2 서브 에러 정정 회로(420)와 연결되도록 스위칭 회로(300)에 스위칭 신호(SS)를 전송할 수 있다. 이 경우, 제2 서브 에러 정정 회로(420)와 제2 메모리 영역(102) 만을 연결하지 않고, 제1 메모리 영역(101)도 연결함으로써 입출력 라인(IOLN)의 개수를 증가시켜 고속의 에러 정정 동작을 수행할 수 있다.
도 6b를 참고하면, 메모리 장치(10)가 제2 에러 정정 동작을 수행하기 위하여, 제어 로직(500)은 제1 메모리 영역(110)에 포함된 각각의 서브 메모리 영역(101) 및 제2 메모리 영역(120)에 포함된 각각의 서브 메모리 영역(101)이 제2 서브 에러 정정 회로(420)와 연결되도록 스위칭 회로(300)에 스위칭 신호(SS)를 전송할 수 있다. 이 후, 제1 메모리 영역(110) 및 제2 메모리 영역(120)에 정보를 기록하는 동작과, 제1 메모리 영역(110) 및 제2 메모리 영역(120)으로부터 정보를 독출하는 동작은 도 6a와 유사하므로 생략한다.
도 6a 및 도 6b를 참고하면, 에러 정정 회로(400)에 포함된 각각의 서브 에러 정정 회로들이 수행하는 에러 정정 동작은 상이한 비트수의 에러를 정정하거나, 상이한 비트수의 에러를 감지할 수 있다. 예를 들어, 제1 서브 에러 정정 회로(410)는 3-비트의 에러를 정정하고 4-비트의 에러를 감지할 수 있으며, 제2 서브 에러 정정 회로(420)는 2-비트의 에러를 정정하고 3-비트의 에러를 감지할 수 있다. 즉, 제1 서브 에러 정정 회로(410)는 더 많은 수의 비트 에러를 정정하고 감지하여야 한다. 한 번의 독출 또는 기입 동작 동안, 제1 서브 에러 정정 회로(410)가 메모리 셀 어레이(100)와 송수신하여야 할 데이터 비트(DB)의 개수 대비 패리티 비트(PB)의 개수가 제2 서브 에러 정정 회로(420)보다 많아야 한다.
이를 위해, 제1 서브 에러 정정 회로(410)는, 제1 메모리 영역(110)에 포함된 32 개의 서브 메모리 영역(101) 각각에 데이터 비트(DB)를 전송하고, 18 개의 서브 메모리 영역(101) 각각에 패리티 비트(PB)를 전송하여야 한다. 즉, 데이터 비트(DB)를 전송하는 입출력 라인(IOLN)의 개수 대비 패리티 비트(PB)를 전송하는 입출력 라인(IOLN)의 개수는 32/18 이 될 수 있다. 반면, 제2 서브 에러 정정 회로(420)는, 제1 메모리 영역(110) 및 제2 메모리 영역(120)에 포함된 64 개의 서브 메모리 영역(101) 각각에 데이터 비트(DB)를 전송하고, 14 개의 서브 메모리 영역(101) 각각에 패리티 비트(PB)를 전송하여야 한다. 즉, 데이터 비트(DB)를 전송하는 입출력 라인(IOLN)의 개수 대비 패리티 비트(PB)를 전송하는 입출력 라인(IOLN)의 개수는 64/14 가 될 수 있다.
도 6c를 참고하면, 스위칭 회로(300)는 멀티플렉서(310)로 구현될 수 있다. 멀티플렉서(310)는 제어 로직(500)으로부터 수신한 스위칭 신호(SS)에 따라, 도 6a 및 도 6b에서 전술한 스위칭 신호와 유사하게 동작할 수 있다. 예를 들어, 멀티플렉서(310)는 제1 메모리 영역(110) 및 제2 메모리 영역(120) 중 적어도 하나에 포함된 데이터는 제1 서브 에러 정정 회로(410) 및 제2 서브 에러 정정 회로(420) 중 어느 하나에 전송하도록 스위칭 신호(SS)에 의해 제어될 수 있다.
도 6a, 도 6b 및 도 6c에서는 제1 메모리 영역(110)과 제2 메모리 영역(120)을 포함하는 두 개의 메모리 영역과 제1 서브 에러 정정 회로(410) 및 제2 서브 에러 정정 회로(420)를 포함하는 두 개의 서브 에러 정정 회로를 이용하여 에러 정정 동작을 수행하지만, 메모리 영역 및 서브 에러 정정 회로의 개수는 이에 한정되지 않는다.
도 7a는 본 개시의 실시예에 따라 제1 에러 정정 동작이 수행되는 메모리 장치를 설명하기 위한 도면이고, 도 7b는 본 개시의 실시예에 따라 제2 에러 정정 동작이 수행되는 메모리 장치를 설명하기 위한 도면이고, 도 7c는 본 개시의 실시예에 따라 스위칭 회로가 멀티플렉서로 구현된 메모리 장치를 설명하기 위한 도면이며, 도 7d는 본 개시의 실시예에 따른 제1 서브 메모리 영역 및 제2 서브 메모리 영역을 설명하기 위한 도면이다.
도 7a, 도 7b 및 도 7c를 참고하면, 메모리 셀 어레이(100)는 제1 메모리 영역(110a, 110b), 제2 메모리 영역(120)을 포함할 수 있으며, 제1 서브 메모리 영역(101a) 및 제2 서브 메모리 영역(101b)을 포함할 수 있다. 제1 및 제2 서브 메모리 영역(101a, 101b)은 글로벌 비트 라인(GBL)을 통해 데이터 비트(DB) 또는 패리티 비트(PB)를 에러 정정 회로(400)와 송수신할 있다.
도 7d를 참고하면, 제1 서브 메모리 영역(101a) 및 제2 서브 메모리 영역(101b)은 서로 다른 비트 라인(BL)들에 연결된 메모리 셀(MC)들을 포함할 수 있다. 제1 서브 메모리 영역(101a)은 고온 공정의 영향을 모두 받으므로, 제1 메모리 영역(110a)으로 표현될 수 있다. 한편, 제2 서브 메모리 영역(101b)은 일부의 메모리 셀(MC)들만 고온 공정의 영향을 받는 제1 메모리 영역(110b)에 포함되며, 다른 메모리 셀(MC)들은 고온 공정의 영향을 받지 않는 제2 메모리 영역(120)에 포함될 수 있다.
도 7a를 참고하면, 메모리 장치(10)는 고온 공정의 영향을 받는 제1 메모리 영역(110a, 110b)에 대해서는 제1 서브 에러 정정 회로(410)에 의해 제1 에러 정정 동작을 수행하며, 도 7b를 참고하면, 고온 공정의 영향을 받지 않는 제2 메모리 영역(120)에 대해서는 제2 서브 에러 정정 회로(420)에 의해 제2 에러 정정 동작을 수행할 수 있다.
도 7a를 참고하면, 메모리 장치(10)가 제1 에러 정정 동작을 수행하기 위하여, 제어 로직(500)은 제1 메모리 영역(110a, 110b)에 대응되는 입출력 라인(IOLN)이 연결되도록 스위칭 회로(300)에 스위칭 신호(SS)를 전송할 수 있다. 즉, 제어 로직(500)은 제1 서브 메모리 영역(101a) 및 제2 서브 메모리 영역(101b)에 대응되는 입출력 라인(IOLN)이 연결되도록 스위칭 회로(300)에 스위칭 신호(SS)를 전송할 수 있다. 이 후, 제1 메모리 영역(110a, 110b)에 데이터 비트(DB) 또는 패리티 비트(PB)를 기록하거나, 제1 메모리 영역(110 a, 110b)으로부터 데이터 비트(DB) 또는 패리티 비트(PB)를 독출하는 과정은 전술한 도 6a 및 6b와 유사하므로 생략한다.
도 7b를 참고하면, 메모리 장치(10)가 제2 에러 정정 동작을 수행하기 위하여, 제어 로직(500)은 제2 메모리 영역(120)에 대응되는 제2 서브 메모리 영역(101b)이 제2 서브 에러 정정 회로(420)와 연결되도록 스위칭 회로(300)에 스위칭 신호(SS)를 전송할 수 있다. 이 후, 제2 메모리 영역(120)에 정보를 기록하는 동작과, 제2 메모리 영역(120)으로부터 정보를 독출하는 동작은 전술한 도 6a 및 6b와 유사하므로 생략한다.
도 7c를 참고하면, 스위칭 회로(300)는 멀티플렉서(310)로 구현될 수 있다. 멀티플렉서(310)는 제어 로직(500)으로부터 수신한 스위칭 신호(SS)에 따라, 도 7a 및 도 7b에서 전술한 스위칭 신호와 유사하게 동작할 수 있다.
도 8은 본 개시의 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 8을 참고하면, 메모리 컨트롤러(20)는 에러 정정 회로(400)를 포함할 수 있다. 도 2와 달리, 메모리 컨트롤러(20)에 포함된 에러 정정 회로(400)를 이용하여 메모리 셀 어레이(100)에 포함된 데이터의 비트 에러를 감지하거나 정정할 수 있다. 도 2와 중복되는 설명은 생략한다.
도 9는 도 8에 따른 메모리 시스템을 나타내는 블록도이다. 도 9를 참고하면, 메모리 컨트롤러(20)는 에러 정정 회로(400)를 포함할 수 있다.
일 실시예에 따르면, 호스트(HOST)를 통해 수신한 기입 데이터(WD)에 대해 서브 에러 정정 회로들(ECC1 ~ ECCn) 중 하나(예컨대, 제1 서브 에러 정정 회로(410))는 패리티 비트들(PBs)을 생성할 수 있다. 메모리 컨트롤러(20)는 기입 데이터(WD) 및 이에 대한 패리티 비트들(PBs)을 메모리 셀들에 기입하도록 커맨드/어드레스(CA) 신호를 메모리 장치(10)로 제공할 수 있다. 예를 들어, 메모리 컨트롤러(20)는 서브 에러 정정 회로들(ECC1 ~ ECCn) 중 하나(예컨대, 제1 서브 에러 정정 회로(410))에서 패리티 비트들(PBs)을 생성한 경우, 이에 대응되는 메모리 셀들 중 일부(예컨대, 제1 메모리 영역)로 기입하도록 메모리 장치(10)에 커맨드/어드레스(CA) 신호를 제공할 수 있다.
예컨대, 메모리 컨트롤러(20)는 제1 서브 에러 정정 회로(410)에서 패리티 비트들(PBs)을 생성한 경우, 고온 공정의 영향을 받는 제1 메모리 영역에 데이터 비트들(DBs) 및 패리티 비트들(PBs)을 기록할 수 있다. 다시 말해서, 메모리 컨트롤러(20)는 패리티 비트(PBs)를 생성한 소정의 서브 에러 정정 회로에 대응되는 메모리 영역을 결정하고, 데이터 비트들(DBs) 및 패리티 비트들(PBs)을 기록할 수 있다.
또한, 메모리 셀 어레이(100)에 포함된 복수의 메모리 셀들 중 일부(예컨대, 제1 메모리 영역)으로부터 수신한 데이터 비트들(DBs) 및 패리티 비트들(PBs)을 서브 에러 정정 회로들(ECC1 ~ ECCn) 중 하나(예컨대, 제1 서브 에러 정정 회로(410))가 수신하고, 데이터 비트들(DBs) 및 패리티 비트들(PBs)을 참고하여 에러 정정 동작을 수행할 수 있다. 에러 정정 동작을 수행한 이후, 에러 정정 회로(400)는 독출 데이터(RD)를 호스트(HOST)로 전송할 수 있다.
예컨대, 메모리 컨트롤러(20)는 고온 공정의 영향을 받는 제1 메모리 영역에서 데이터 비트들(DBs) 및 패리티 비트들(PBs)을 수신한 경우, 제1 서브 에러 정정 회로(410)에서 에러 정정 동작을 수행할 수 있다. 다시 말해서, 메모리 컨트롤러(20)는 소정의 메모리 영역에 대응되는 서브 에러 정정 회로를 결정하고, 에러 정정 동작을 수행할 수 있다.
도 10은 본 개시의 예시적 실시예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 흐름도이다.
단계 S910에서, 제1 메모리 영역(110)에 대응되는 입출력 라인(IOLN)을 통해, 제1 메모리 영역(110)에 대하여 제1 서브 에러 정정 회로(410)에 의한 제1 에러 정정 동작을 수행할 수 있다. 여기서, 제1 메모리 영역(110)은 메모리 장치(10)에 고온 공정이 수행됨에 따라 제1 메모리 영역(110)의 동작 온도를 초과하는 메모리 영역일 수 있다. 예컨대, 고온 공정이란 솔더 리플로우 공정이 될 수 있으며, PCB(Printed Circuit Board) 등에 메모리 장치(10)를 고온으로 부착하는 공정이 될 수 있다.
단계 S920에서, 제2 메모리 영역(120)에 대응되는 입출력 라인(IOLN)을 통해, 제2 메모리 영역(120)에 대하여 제2 서브 에러 정정 회로(420)에 의한 제2 에러 정정 동작을 수행할 수 있다.
일 실시예에 따르면, 제1 에러 정정 동작 및 제2 에러 정정 동작은 메모리 장치(10)에 수신되는 커맨드/어드레스(CA) 신호를 기초로 생성된 스위칭 신호(SS)에 의해 선택될 수 있다.
일 실시예에 따르면, 제1 메모리 영역(110)과 제1 서브 에러 정정 회로(410)는 글로벌 비트 라인(GBL), 센스 앰프(SA), 입출력 라인(IOLN) 등을 통해 전기적으로 연결될 수 있다. 또한, 제2 메모리 영역(120)과 제2 서브 에러 정정 회로(420)는 글로벌 비트 라인(GBL), 센스 앰프(SA), 입출력 라인(IOLN) 등을 통해 전기적으로 연결될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1 : 메모리 시스템 10 : 메모리 장치
20 : 메모리 컨트롤러 100 : 메모리 셀 어레이
200 : 입출력 회로 300 : 스위칭 회로
400 : 에러 정정 회로

Claims (10)

  1. 제1 메모리 영역 및 제2 메모리 영역을 포함하는 복수의 메모리 영역들을 포함하는 메모리 셀 어레이;
    상기 복수의 메모리 영역들과 데이터 비트 및 패리티 비트를 송수신하는 입출력 라인을 포함하는 입출력 회로; 및
    상기 입출력 라인을 통해 수신한 상기 제1 메모리 영역의 상기 데이터 비트에 대해 제1 에러 정정 동작을 수행하는 제1 서브 에러 정정 회로 및 상기 입출력 라인을 통해 수신한 상기 제2 메모리 영역의 상기 데이터 비트에 대해 제2 에러 정정 동작을 수행하는 제2 서브 에러 정정 회로를 포함하는 복수의 서브 에러 정정 회로들을 포함하는 에러 정정 회로를 포함하고,
    상기 제1 메모리 영역은 비트 에러 비율이 상대적으로 큰 영역이고, 상기 제2 메모리 영역은 비트 에러 비율이 상대적으로 작은 영역인 것을 특징으로 하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 입출력 회로 및 상기 에러 정정 회로와 연결되는 스위칭 회로; 및
    상기 제1 메모리 영역은 제1 서브 에러 정정 회로와 전기적으로 연결되도록 상기 스위칭 회로를 제어하며, 상기 제2 메모리 영역은 제2 서브 에러 정정 회로와 선택적으로 연결되도록 상기 스위칭 회로를 제어하는 제어 로직;을 더 포함하는 것을 특징으로 하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 제1 메모리 영역 및 상기 제2 메모리 영역은 서브 메모리 영역들을 더 포함하며,
    상기 제어 로직은,
    상기 제1 메모리 영역에 포함된 각각의 상기 서브 메모리 영역에 대응되는 각각의 상기 입출력 라인은 상기 제1 서브 에러 정정 회로와 연결되도록 상기 스위칭 회로를 제어하고, 상기 제2 메모리 영역에 포함된 각각의 상기 서브 메모리 영역들에 대응되는 각각의 상기 입출력 라인은 상기 제2 서브 에러 정정 회로와 연결되도록 상기 스위칭 회로를 제어하는 것을 특징으로 하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 제1 서브 에러 정정 회로는, 상기 제1 에러 정정 동작을 수행하는 동안, 상기 제1 메모리 영역에 포함된 일부의 서브 메모리 영역에는 상기 데이터 비트를 기록하고 상기 제1 메모리 영역에 포함된 나머지 서브 메모리 영역에는 상기 패리티 비트를 기록하는 것을 특징으로 하는 메모리 시스템.
  5. 제4항에 있어서,
    상기 제1 에러 정정 동작이 수행되는 동안에, 상기 제1 서브 에러 정정 회로가 상기 데이터 비트를 기록하는 서브 메모리 영역들의 개수 대비 상기 패리티 비트를 기록하는 서브 메모리 영역들의 개수는,
    상기 제2 에러 정정 동작이 수행되는 동안에, 상기 제2 서브 에러 정정 회로가 상기 데이터 비트를 기록하는 서브 메모리 영역들의 개수 대비 상기 패리티 비트를 기록하는 서브 메모리 영역들의 개수보다 많은 것을 특징으로 하는 메모리 시스템.
  6. 제1항에 있어서,
    상기 제1 서브 에러 정정 회로는 상기 제1 메모리 영역에 포함된 일부의 메모리 셀들에 대해 상기 제1 에러 정정 동작을 수행하고, 상기 제2 서브 에러 정정 회로는 상기 제1 메모리 영역에 포함된 나머지 메모리 셀들 및 상기 제2 메모리 영역에 포함된 모든 메모리 셀들에 대해 상기 제2 에러 정정 동작을 수행하는 것을 특징으로 하는 메모리 시스템.
  7. 제1항에 있어서,
    상기 제1 메모리 영역은, 상기 메모리 시스템에 고온 공정이 수행됨에 따라 상기 제1 메모리 영역의 동작 온도를 초과하는 메모리 영역을 포함하는 것을 특징으로 하는 메모리 시스템.
  8. 제1항에 있어서,
    상기 제1 에러 정정 동작 및 상기 제2 에러 정정 동작은, 서로 다른 비트 수의 에러를 정정하거나 서로 다른 비트 수의 에러를 감지하는 알고리즘에 의해 수행하는 것을 특징으로 하는 메모리 시스템.
  9. 메모리 장치를 포함하는 메모리 시스템의 동작 방법에 있어서,
    제1 메모리 영역에 대응되는 입출력 라인을 통해, 상기 제1 메모리 영역에 대하여 제1 서브 에러 정정 회로에 의한 제1 에러 정정 동작을 수행하는 단계; 및
    제2 메모리 영역에 대응되는 입출력 라인을 통해, 상기 제2 메모리 영역에 대하여 제2 서브 에러 정정 회로에 의한 제2 에러 정정 동작을 수행하는 단계를 포함하며,
    상기 제1 메모리 영역은, 상기 메모리 장치에 고온 공정이 수행됨에 따라 상기 제1 메모리 영역의 동작 온도를 초과하는 메모리 영역인 것을 특징으로 하는 동작 방법.
  10. 제9항에 있어서,
    상기 메모리 장치에 수신되는 커맨드/어드레스 신호를 기초로 상기 제1 에러 정정 동작 및 상기 제2 에러 정정 동작 중 하나를 수행하도록 스위칭 신호를 생성하는 단계;를 더 포함하는 동작 방법.
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