CN103311295A - 晶体管及其制造方法 - Google Patents

晶体管及其制造方法 Download PDF

Info

Publication number
CN103311295A
CN103311295A CN2012105609924A CN201210560992A CN103311295A CN 103311295 A CN103311295 A CN 103311295A CN 2012105609924 A CN2012105609924 A CN 2012105609924A CN 201210560992 A CN201210560992 A CN 201210560992A CN 103311295 A CN103311295 A CN 103311295A
Authority
CN
China
Prior art keywords
conductive component
doped layer
agent structure
groove
doping type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012105609924A
Other languages
English (en)
Other versions
CN103311295B (zh
Inventor
郑志昌
朱馥钰
柳瑞兴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103311295A publication Critical patent/CN103311295A/zh
Application granted granted Critical
Publication of CN103311295B publication Critical patent/CN103311295B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7809—Vertical DMOS transistors, i.e. VDMOS transistors having both source and drain contacts on the same surface, i.e. Up-Drain VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H01L21/2815—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects part or whole of the electrode is a sidewall spacer or made by a similar technique, e.g. transformation under mask, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种产品，包括：掺杂层、掺杂层上方的主体结构、掺杂层中限定的沟槽、部分填充沟槽的绝缘体、以及埋置在绝缘体中并且通过绝缘体与掺杂层和主体结构隔离的第一导电部件。掺杂层具有第一掺杂类型。主体结构具有上表面，并且包括体区。体区具有不同于第一掺杂类型的第二掺杂类型。沟槽具有底面。第一导电部件从与主体结构的上表面基本平齐的位置朝向沟槽的底面延伸。第一导电部件与掺杂层重叠一段重叠距离，并且重叠距离在0到2μm的范围内。本发明还提供了晶体管及其制造方法。

Description

晶体管及其制造方法
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及晶体管及其制造方法。
背景技术
用于高压应用的很多金属氧化物半导体场效应晶体管(MOS FET)都具有垂直结构。“垂直结构”或者有时被称为“垂直MOS晶体管”的术语是指垂直MOS晶体管的源极端子和漏极端子一个在另一个上方进行定位的配置。相反地，“平面MOS晶体管”是指平面MOS晶体管的源极端子和漏极端子基本定位在相同水平平面层的晶体管的配置。与占用半导体集成电路(IC)芯片中的相同面积的平面MOS晶体管相比，垂直MOS晶体管可用于承受更大的漏极-源极电压差和更大电流等级，并且被配置成具有较低的导通漏极-源极电阻。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种产品，包括：掺杂层，具有第一掺杂类型，所述掺杂层在其中限定沟槽，并且所述沟槽具有底面；主体结构，位于所述掺杂层上方，所述主体结构具有上表面并包括体区，并且所述体区具有不同于所述第一掺杂类型的第二掺杂类型；绝缘体，部分填充所述沟槽；以及第一导电部件，埋置在所述绝缘体中并且通过所述绝缘体与所述掺杂层和所述主体结构隔离，所述第一导电部件从与所述主体结构的上表面基本平齐的位置朝向所述沟槽的底面延伸，所述第一导电部件与所述掺杂层重叠一段重叠距离，所述重叠距离在0到2μm的范围内。
在该产品中，所述绝缘体包括含有氧化硅或氮化硅的材料。
在该产品中，所述第一导电部件包括含有多晶硅、铜、铝、铜铝合金或钨的材料。
在该产品中，所述第一导电部件和所述主体结构之间的最小距离在5nm到100nm的范围内。
在该产品中，所述主体结构进一步包括：第一区域，具有所述第二掺杂类型，并且所述第一区域的导电性大于所述体区域的导电性；以及第二区域，具有所述第一掺杂类型。
在该产品中，所述第一掺杂类型是N型掺杂，并且所述第二掺杂类型是P型掺杂。
该产品进一步包括：第二导电部件，埋置在所述绝缘体中并且通过所述绝缘体与所述第一导电部件隔离，所述第二导电部件从与所述主体结构的上表面基本平齐的位置朝向所述沟槽的底面延伸，所述第二导电部件具有与所述第一导电部件不重叠的延伸部分，其中：所述延伸部分具有延伸长度，所述第一导电部件具有下端，以及所述延伸长度在从所述第一导电部件的下端到所述沟槽的底面的距离的50％到95％的范围内。
在该产品中，所述第二导电部件包括含有多晶硅、铜、铝、铜铝合金或钨的材料。
在该产品中，所述第二导电部件和所述第一导电部件之间的最小距离在10nm到150nm的范围内。
在该产品中，所述第一导电部件具有相对于所述第二导电部件对称配置的两个导电构件。
该产品进一步包括：第三导电部件，埋置在所述绝缘体中并且通过所述绝缘体与所述第二导电部件隔离，所述第三导电部件从与所述主体结构的上表面基本平齐的位置延伸到所述沟槽的底面并且与所述沟槽的底面接触。
在该产品中，所述第三导电部件包括含有多晶硅、铜、铝、铜-铝合金或钨的材料。
在该产品中，所述第三导电部件和所述第二导电部件之间的最小距离在50nm到300nm的范围内。
在该产品中，所述第一导电部件具有相对于所述第三导电部件对称配置的两个导电构件。
在该产品中，所述第二导电部件具有相对于所述第三导电部件对称配置的两个导电构件。
根据本发明的另一方面，提供了一种形成产品的方法，所述方法包括：在掺杂层中形成沟槽，所述沟槽具有上部和下部，并且所述上部的宽度大于所述下部的宽度；沿着所述沟槽的下部的侧壁和所述沟槽的底面形成第一绝缘层；沿着所述沟槽的上部的侧壁形成栅极介电层；沿着所述栅极介电层的侧壁形成第一导电部件；将所述掺杂层的上部转换为主体结构，所述主体结构下方的其余掺杂层具有第一掺杂类型，并且所述主体结构具有体区，所述体区具有不同于所述第一掺杂类型的第二掺杂类型；在所述主体结构中形成第一区域，所述第一区域具有所述第二掺杂类型，并且所述第一区域的导电性大于所述主体结构的体区的导电性；以及在所述主体结构中形成第二区域，所述第二区域具有所述第一掺杂类型。
该方法进一步包括：形成覆盖所述第一导电部件和所述第一绝缘层的第二绝缘层；以及沿着所述第二绝缘层的侧壁和底面形成第二导电部件。
该方法进一步包括：去除所述第二导电部件的一部分，以形成第一开口并暴露所述第二绝缘层的底面的一部分；通过填充所述第一开口形成第三绝缘层；去除所述第三绝缘层的一部分，以形成第二开口并暴露所述沟槽的底面的一部分；将所述掺杂层位于所述沟槽的底面的该部分下方的部分转换为第三区域，所述第三区域具有所述第一掺杂类型，并且所述第三区域的导电性高于所述掺杂区的导电性；以及通过填充所述第二开口形成第三导电部件，所述第三导电部件与所述第三区域接触。
根据本发明的又一方面，提供了一种晶体管，包括：掺杂层，具有第一掺杂类型并其中限定多个沟槽；主体结构，位于所述掺杂层上方，所述主体结构具有上表面并且包括：体区，所述体区具有不同于所述第一掺杂类型的第二掺杂类型；体接触区，具有所述第二掺杂类型，并且所述体接触区的导电性高于所述体区的导电性；以及源极区，具有所述第一掺杂类型；以及多个晶体管单元，每个晶体管单元都形成在所述多个沟槽中的相应一个沟槽中，并且每个晶体管单元都包括：绝缘体，部分地填充所述沟槽，所述沟槽具有底面；栅电极，埋置在所述绝缘体中并且通过所述绝缘体与所述掺杂层和所述主体结构隔离，所述栅电极从与所述主体结构的上表面基本平齐的位置朝向所述沟槽的底面延伸，所述栅电极与所述掺杂层重叠一段重叠距离，所述重叠距离在0到2μm的范围内。
在该晶体管中，所述多个晶体管单元中的至少一个进一步包括：源电极，埋置在所述绝缘体中并通过所述绝缘体与所述栅电极隔离，所述源电极从与所述主体结构的上表面基本平齐的位置朝向所述沟槽的底面延伸，所述源电极具有与所述第一导电部件不重叠的延伸部分，其中：所述延伸部分具有延伸长度，所述栅电极具有下端，以及所述延伸长度在从所述第一导电部件的下端到所述沟槽的底面的距离的50％到95％的范围内；以及漏电极，埋置在所述绝缘体中并通过所述绝缘体与所述源电极隔离，所述漏电极从与所述主体结构的上表面基本平齐的位置延伸到所述沟槽的底面并且与所述沟槽的底面接触。
附图说明
通过附图中的实例示出一个或多个实施例，但不用于进行限定，其中，在整个说明书和全部附图中，具有相同参考数字标记的元件表示指定相同的元件。
图1A-图1C是根据一个或多个实施例的多个垂直晶体管单元的截面图；
图2是根据一个或多个实施例的垂直晶体管的截面图；
图3是根据一个或多个实施例的制造垂直晶体管的方法的流程图；以及
图4A-图4I是根据一个或多个实施例的处于多个制造阶段的垂直晶体管的截面图。
具体实施方式
应该理解，以下公开内容提供了用于实现本公开内容的不同特征的多种不同实施例或实例。以下描述组件和配置的特定实例，以简化本公开内容。当然，存在多个实例并且不用于限制。根据工业中的标准实践，附图中的多种特征不按比例绘制并且仅用于说明的目的。
在以下的本公开内容中，一个部件在形成另一个部件上、连接至另一个部件、和/或连接至另一个部件可以包括部件以直接接触的形式形成的实施例，并且还可以包括形成介于多个部件中的额外部件，使得部件可以不直接接触的实施例。另外，例如“下部”、“上部”、“水平”、“垂直”、“上方”、“之下”、“向上”、“向下”、“顶部”、“底部”等的空间相对术语及其派生词(例如，“水平地”、“向下地”、“向上地”等)用于容易理解本公开内容的一个部件与另一个部件的关系。空间关系术语用于覆盖包括多个部件的器件的不同定向。
图1A是根据一个或多个实施例的垂直晶体管单元100A的截面图。垂直晶体管单元100A具有衬底102、在衬底102上方的埋置掺杂层104、在埋置掺杂层104上方的掺杂层106、在掺杂层106上方的至少一个主体结构110以及在至少一个主体结构110和掺杂层106上方的互连结构120。垂直晶体管单元100A还具有在掺杂层106中限定的沟槽132、部分填充沟槽132的绝缘体134、以及埋置在绝缘体134中的多个导电部件142a、144a和146。
主体结构110具有体区112、体接触区114以及源极区116。在一些实施例中，掺杂层106具有第一掺杂类型，并且体区112具有不同于第一掺杂类型的第二掺杂类型。在一些实施例中，体接触区114具有第二掺杂类型，并且体接触区114的导电性大于体区112的导电性。在一些实施例中，源极区116具有第一掺杂类型。在至少一个实施例中，埋置掺杂层104具有第一掺杂类型，并且埋置掺杂层104的导电性大于掺杂层106的导电性。在一些实施例中，埋置掺杂层104被省略。
在一些实施例中，第一掺杂类型是N型掺杂，并且第二掺杂类型是P型掺杂。在一些实施例中，N型掺杂是指在半导体材料中使电子作为主要电荷载流子(charge carrier)，并且P型掺杂是指在半导体材料中使空穴作为主要电荷载流子。
主体结构110具有上表面118，并且沟槽132具有底面136。垂直晶体管单元100A具有埋置在绝缘体134中并且通过绝缘体134与掺杂层106和主体结构110隔离的第一导电部件142a。第一导电部件142a从与主体结构110的上表面118基本平齐的位置朝向沟槽132的底面136延伸。第一导电部件142a具有下端148a，并且与掺杂层106重叠预定重叠距离D。在一些实施例中，重叠距离D在0至2μm的范围内。
在一些实施例中，通过减小重叠距离D，第一导电部件142a和掺杂层106之间的寄生电容减小，从而垂直晶体管单元100A的运行速度(operationspeed)增加并且垂直晶体管单元100A的开关损耗减小。
垂直晶体管单元100A具有埋置在绝缘体134中并且通过绝缘体134与第一导电部件隔离142a的第二导电部件144a。第二导电部件144a从与主体结构110的上表面118基本平齐的位置朝向沟槽132的底面136延伸。第二导电部件144a具有不与第一导电部件142a重叠的延伸部分，并且延伸部分具有延伸长度L。在一些实施例中，延伸长度L在从第一导电部件142a的下端148a到沟槽132的底面136的距离的50％到95％的范围内。在至少一个实施例中，第一导电部件142a具有相对于第二导电部件144a对称配置的两个导电构件。
垂直晶体管单元100A还具有埋置在绝缘体134中并且通过绝缘体134与第二导电部件隔离144a的第三导电部件146。第三导电部件146从与主体结构110的上表面118基本平齐的位置延伸到沟槽132的底面136并且与沟槽132的底面136接触。掺杂层106具有沿着底面136定位并且与第三导电部件146接触的接触区152。在至少一个实施例中，第二导电部件144a具有相对于第三导电部件146对称配置的两个导电构件。
互连结构120包括：介电层122，位于掺杂层106和主体结构110上方；多个互连结构124，位于介电层122上方；以及多个通孔插塞126，位于介电层122中并且电连接第三导电部件146、体接触区114以及源极区116与多个互连结构124。
图1B是根据一个或多个实施例的垂直晶体管单元100B的截面图。与图1A的垂直晶体管单元100A相比，省略了第三导电部件146和接触区152，并且重新配置图1A中的第二导电部件144a以仅具有一个导电构件，诸如，图1B所示的第二导电部件144b。在至少一个实施例中，垂直晶体管单元100B还具有掺杂层106中的接触区154，用于电连接掺杂层106与互连结构120。
第一导电部件142b具有下端148b并且与掺杂层106重叠一段重叠距离D。在一些实施例中，重叠距离D在0至2μm的范围内。第二导电部件144a具有不与第一导电部件142b重叠的延伸部分，并且延伸部分具有延伸长度L。在一些实施例中，延伸长度L在从第一导电部件142b的下端148b到沟槽132的底面136的距离的50％至95％的范围内。在至少一个实施例中，第一导电部件142b具有相对于第二导电部件144b对称配置的两个导电构件。
省略了与垂直晶体管单元100A类似的垂直晶体管100B的其他部件并且在本公开内容中不再重复。
图1C是根据一个或多个实施例的垂直晶体管单元100C的截面图。与图1B中的垂直晶体管单元100B相比，进一步省略了第二导电部件144b，并且重新配置图1B中的第一导电部件142a以仅具有一个导电构件，诸如，图1C中所示的第一导电部件142c。第一导电部件142c与掺杂区106重叠一段重叠距离D。在一些实施例中，重叠距离D在0到2μm的范围内。
省略了与垂直晶体管单元100A和/或垂直晶体管单元100B类似的垂直晶体管单元100C的其他特征并且在本公开内容中不再重复。
如图1A-图1C中所示，在一些实施例中，衬底102包括：元素半导体，诸如，晶体硅或锗、多晶硅、或非晶硅结构；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其组合。在至少一个实施例中，衬底102是具有梯度SiGe特征的合金半导体衬底，其中，Si和Ge成分从一个位置的一个比率改变到另一个位置的另一个比率。在另一个实施例中，在硅衬底上方形成合金SiGe。在又一个实施例中，SiGe衬底产生应变。在一些其他实施例中，半导体衬底102是绝缘体上半导体。在一些实例中，半导体衬底102包括外延层和埋置层。在其他实例中，化合物半导体衬底具有多层结构，或者衬底包括多层化合物半导体结构。
在一些实施例中，掺杂层106是外延层。在一些实施例中，绝缘体134具有包括氧化硅、氮化硅、或其他介电材料的材料。在一些实施例中，第一导电部件142a、142b、和142c、第二导电部件144a和144b、以及第三导电部件146分别具有包括多晶硅、铜、铝、铜-铝合金、钨、或其他导电材料的材料。
在至少一个实施例中，垂直晶体管单元100A、100B和100C分别形成晶体管器件。在一些实施例中，一个或多个垂直晶体管单元100A、100B、和100C共同形成单个晶体管器件。在一些实施例中，第一导电部件142a、142b或142c可用作栅电极，第二导电部件144a或144b可用作源电极，并且第三导电部件146可用作漏电极。
在一些实施例中，第一导电部件142a、142b或142c与主体结构110充分隔离，以承受预定栅极-源极击穿电压和预定栅极-漏极击穿电压。在一些实施例中，第一导电部件142a、142b或142c和主体结构110之间的最小距离在5nm至100nm的范围内。
在一些实施例中，第二导电部件144a或144b与第一导电部件142a、142b或142c充分隔离，以承受预定栅极-漏极击穿电压。在一些实施例中，第二导电部件144a或144b和第一导电部件142a、142b或142c之间的最小距离在10nm到150nm的范围内。
在一些实施例中，第二导电部件144a或144b的延伸部分的延伸长度L根据预定漏极-源极击穿电压来确定。在至少一个实施例中，延伸长度L与预定漏极-源极击穿电压成比例。在一些实施例中，第二导电部件144a或144b与第三导电部件146充分隔离，以承受预定漏极-源极击穿电压。在一些实施例中，第二导电部件144a或144b和第三导电部件146之间的最小距离在50nm到300nm的范围内。
图2是根据一个或多个实施例的一个垂直晶体管200的截面图。垂直晶体管200具有如图1A所示的两个或更多垂直晶体管单元100A，如图1B所示的三个或更多垂直晶体管单元100B、以及图1C所示的一个或多个垂直晶体管单元100C。在一些实施例中，垂直晶体管200具有任何数量的任何类型垂直晶体管单元100A、100B、和100C。在一些实施例中，垂直晶体管200具有夹置一个或多个垂直晶体管单元100B的两个垂直晶体管单元100A，在一些实施例中，垂直晶体管200具有夹置两个或多个垂直晶体管单元100B的两个垂直晶体管单元100A，两个或多个垂直晶体管单元100B进一步夹置一个或多个垂直晶体管单元100C。在至少一个实施例中，垂直晶体管200至少具有一个垂直晶体管单元100A和一个垂直晶体管单元100B。在又一个实施例中，垂直晶体管200至少具有一个垂直晶体管单元100A、一个垂直晶体管单元100B、以及一个垂直晶体管单元100C。
在至少一个实施例中，垂直晶体管单元100A、100B和100C的所有相应第一导电部件都电连接在一起，垂直晶体管的单元100A和100B的所有相应第二导电部件都电连接在一起，并且垂直晶体管单元100A的所有相应第三导电部件和掺杂层106都电连接在一起。
省略了垂直晶体管单元100A、100B、以及100C的具体部件并且在本公开内容中不再重复。
图3是根据一个或多个实施例的制造垂直晶体管(诸如图2和图4的垂直晶体管200)的方法300的流程图。图4A至图4I是根据一个或多个实施例的在各个制造阶段的垂直晶体管200的截面图。应该理解，在图3所示的方法之前、期间、和/或之后可以实施额外处理，并且本文仅简单地描述了一些其他工艺。
图3和图4A至图4I还可用于示出一个或多个垂直晶体管单元(诸如，图1A、图1B或图1C中的垂直晶体管单元100A、100B或100C)的形成。在本公开内容中，基于单个垂直晶体管单元100A、100B或100C示出了方法300，并且术语有时以其单数形式使用。然而，单个垂直晶体管单元100A、100B、或100C的说明可应用于垂直晶体管200中的其他垂直晶体管单元100A、100B、或100C。
如图3和图4A所示，在操作310中，对于每个垂直晶体管单元100A、100B或100C来说，在掺杂层106′中形成沟槽132。掺杂层106′是在衬底102上方的外延层。沟槽132具有上部132a和下部132b。上部132a的宽度大于下部132b的宽度。第一二氧化硅层412、第一氮化硅层414、以及第二二氧化硅层412在掺杂层106′上方一个堆叠在另一个上。第三二氧化硅层419位于沟槽132的上部132a的侧壁上，并且第二氮化硅层418位于第二二氧化硅层412上方并且位于第二二氧化硅层412和第三二氧化硅层419的侧壁上。在一些实施例中，省略了第一二氧化硅层412、第一氮化硅层414、第二二氧化硅层412、以及第三二氧化硅层419中的一个或多个。
在一个实施例中，沟槽132的形成包括首先通过选择性地去除掺杂层106′的一部分来形成沟槽132的上部132a。然后，在上部132a的侧壁上形成第三二氧化硅层419，并且在第三二氧化硅层419的侧壁上形成第二二氧化硅层418。进一步部分地去除掺杂层106′，以形成沟槽132的下部132b。
在一些实施例中，通过使用第一二氧化硅层412、第一氮化硅层414、以及第二二氧化硅层412的叠层的图案化形式作为掩膜实施硅干蚀刻工艺来形成沟槽132的上部132a。在一些实施例中，通过使用第二氮化硅层418作为掩膜实施硅干蚀刻工艺来形成沟槽132的下部132b。
在一些实施例中，第三二氧化硅层419的厚度在5nm到25nm范围内。在一些实施例中，通过实施场氧化(FOX)焊盘氧化物生长工艺来形成第三二氧化硅层419。
在一些实施例中，用于垂直晶体管单元100A的上部132a的宽度在1.5μm到1.9μm的范围内。在一些实施例中，用于垂直晶体管单元100B的上部132a的宽度在0.8μm到1.2μm的范围内。在一些实施例中，用于垂直晶体管单元100C的上部132a的宽度在0.4μm到0.6μm的范围内。在一些实施例中，两个邻近沟槽132的上部132a的间隔距离在0.2μm到5μm范围内。
如图3和图4B中所示，在操作320中，沿着沟槽132的下部132b的侧壁和沟槽132的底面132d形成第一绝缘层422。在用于形成垂直晶体管单元100C的至少一个实施例中，第一绝缘层422完全填充用于形成垂直晶体管单元100C的沟槽132的下部132b。
在一些实施例中，第一绝缘层422包括含有二氧化硅的材料。在至少一个实施例中，第一绝缘层422通过实施FOX生长工艺来形成，并且第一绝缘层422生长越过沟槽132的侧壁132c和底面132d的原始边界。在一些实施例中，第一绝缘层422的厚度在200nm到600nm范围内。在一些实施例中，第一绝缘层422在第一绝缘层422和第三二氧化硅层419之间的边界处具有锥形。作为FOX生长工艺的结果形成锥形区域并且其还被已知为“鸟嘴区”。
在形成第一绝缘层422之后，通过实施湿蚀刻工艺去除第二氮化硅层418。然后，去除第三二氧化硅层419，并且在沟槽132的上部132a的侧壁132c上形成栅极介电层结构424。
在一些实施例中，栅极介电层结构424可用于隔离第一导电部件142a(图1A、图1B或图1C)与掺杂层106(图1A、图1B或图1C)和主体结构110(图1A、图1B或图1C)。在一些实施例中，栅极介电层结构424的厚度在5nm到100nm范围内。在一些实施例中，栅极介电层结构424通过实施栅极氧化物生长工艺来形成。
如图3和图4C所示，在操作332中，沿着栅极介电层结构424的侧壁形成第一导电部件432。在一些实施例中，第一导电部件432具有两个导电构件。在用于形成垂直晶体管单元100C的至少一个实施例中，第一导电部件432具有完全填充用于形成垂直晶体管单元100C的沟槽132的上部132a的一个导电构件。
在一些实施例中，第一导电部件432具有包括多晶硅、铜、铝、铜-铝合金、钨、或其他导电材料的材料。在一些实施例中，第一导电部件432的形成包括通过多晶硅填充沟槽132，然后通过执行多晶硅干蚀刻工艺选择性地去除填充的多晶硅的一部分以形成第一导电部件432。
如图3和图4C所示，在操作336中，形成第二绝缘层426以覆盖第一导电部件432和第一绝缘层422。在一些实施例中，第二绝缘层426通过实施二氧化硅沉积工艺来形成。在一些实施例中，第二绝缘层426的厚度在10nm到150nm范围内。
在用于形成垂直晶体管100B的至少一个实施例中，第二绝缘层426的底部的厚度大于35nm。根据要形成的第二导电部件434(图4D和图1A或图1B中的第二导电部件144a或144b)的预定延伸长度L(图1A或图1B)来设置第二绝缘层426的底部的厚度。
在形成垂直晶体管单元100C的至少一个实施例中，第二绝缘层426覆盖用于垂直晶体管单元100C的第一导电部件432的上表面。
如图3和图4D所示，在操作340中，沿着第二绝缘层426的侧壁、上表面、以及底面形成第二导电部件434。在一些实施例中，第二导电部件434具有包括多晶硅、铜、铝、铜-铝合金、钨、或其他导电材料的材料。在一些实施例中，第二导电部件434的厚度在500nm到550nm范围内。
如图3和图4E所示，在操作350中，去除第二导电部件434的一部分并且得到图案化的第二导电部件434′。在用于形成垂直晶体管单元100C的一些实施例中，去除第二绝缘层426上方的第二导电部件434。在用于形成垂直晶体管单元100B的一些实施例中，第二导电部件434完全填充沟槽132。在用于形成垂直晶体管单元100A的一些实施例中，选择性地去除第二导电部件434，以限定开口436并且暴露第二绝缘层426的底面426的一部分。在一些实施例中，通过干蚀刻工艺选择性地去除第二导电部件434。
如图3和图4F所示，在操作360中，形成第三绝缘层428以填充开口436并且覆盖图案化的第二导电部件434′。然后，实施平坦化工艺以去除掺杂层106′的上表面上方的结构，包括第一二氧化硅层412、第一氮化硅层414、以及第二二氧化硅层412。
如图3和图4G所示，在操作372中，去除第三绝缘层428的一部分，以形成开口(其是随后由第三导电部件146所占用的空间)并且暴露用于形成垂直晶体管单元100A的沟槽132的底面的一部分。第一绝缘层422、栅极介电层结构424、剩余第二绝缘层426、以及剩余第三绝缘层428还被共同限定为绝缘体134(图1A、图1B或图1C)。
如图3和图4G所示，在操作374中，在沟槽132的底面的暴露部分下方的掺杂层106′的一部分(图4F)被转换为具有诸如N-型掺杂的第一掺杂类型的区域。然后，处理掺杂层106′以在衬底102上方形成埋置掺杂层104(图1A、图1B或图1C)和/或在埋置掺杂层104上方形成掺杂层106(图1A、图1B或图1C)。在一些实施例中，埋置掺杂层104和掺杂层106具有第一掺杂类型。在一些实施例中，区域152的导电性高于掺杂区106的导电性。在一些实施例中，埋置掺杂层104的导电性高于掺杂区106的导电性。
在一些实施例中，掺杂层106′具有诸如P-型掺杂的第二掺杂类型。在一些实施例中，掺杂层106具有第一掺杂类型，并且通过对掺杂层106′实施注入工艺来形成掺杂层106。在一些实施例中，通过在形成掺杂层106′之后或在形成掺杂层106之后实施高能量注入来形成埋置掺杂层104。
在一些实施例中，通过在外延生长掺杂层106′之前实施低能量注入来形成埋置掺杂层104。在一些实施例中，通过外延工艺在埋置掺杂层104上方形成掺杂层106′。在一些实施例中，掺杂层106′具有第一掺杂类型并且用作掺杂层106。
如图3和图4G所示，在操作376中，形成第三导电部件146以填充在第三绝缘层428中的开口并且与区域152接触。在一些实施例中，第三导电部件146具有包括多晶硅、铜、铝、铜-铝合金、钨、或其他导电材料的材料。
如图4H所示，用于垂直晶体管单元100A的导电部件432可用作图1A中的第一导电部件142a；用于垂直晶体管单元100B的导电部件432可用作图1B中的第一导电部件142b；以及用于垂直晶体管单元100C的导电部件432可用作图1C中的第一导电部件142c。用于垂直晶体管单元100A的导电部件434′可用作图1A中的第二导电部件144a；以及用于垂直晶体管单元100B的导电部件434′可用作图1B中的第二导电部件142b。
如图3和图4H中所示，在操作382中，掺杂层106的上部被转换为主体结构110的体区112。在主体结构100下方的剩余掺杂层106具有第一掺杂类型，并且体区112具有第二掺杂类型。然后，在操作384中，在主体结构110中形成体接触区114。体接触区114具有第二掺杂类型，并且体接触区114的导电性大于体区112的导电性。然后，在操作386中，在主体结构110中形成源极区116，并且源极区116具有第一掺杂类型。
如图4I所示，在图4H中的操作之后，执行附加操作以形成互连结构120。
根据一些实施例，一种产品包括：掺杂层，其中限定沟槽；主体结构，位于掺杂层上方；绝缘体，部分地填充沟槽；以及第一导电部件，埋置在绝缘体中并且通过绝缘体与掺杂层和主体结构隔离。掺杂层具有第一掺杂类型。主体结构具有上表面并且包括体区。体区具有不同于第一掺杂类型的第二掺杂类型。沟槽具有底面。第一导电部件从与主体结构的上表面基本平齐的位置朝向沟槽的底面延伸。第一导电部件与掺杂层重叠一段重叠距离，并且重叠距离在0到2μm的范围内。
根据一些实施例，一种形成产品的方法包括在掺杂层中形成沟槽。沟槽具有上部和下部，并且上部的宽度大于下部的宽度。沿着沟槽的下部的侧壁和沟槽的底面形成第一绝缘层。沿着沟槽的上部的侧壁形成栅极介电层。沿着栅极介电层的侧壁形成第一导电部件。掺杂层的上部被转换为主体结构。主体结构具有体区，并且体区具有不同于第一掺杂类型的第二掺杂类型。在主体结构中形成第一区域，并且第一区域具有第二掺杂类型。第一区域的导电性高于主体结构的体区的导电性。在主体结构中形成第二区域，并且第二区域具有第一掺杂类型。
根据一些实施例，晶体管包括具有第一掺杂类型并且限定多个沟槽的掺杂层、在掺杂层上方的主体结构、以及多个晶体管单元。主体结构具有上表面并且包括体区、体接触区、以及源极区。体区具有不同于第一掺杂类型的第二掺杂类型。体接触区具有第二掺杂类型，并且体接触区的导电性高于体区的导电性。源极区具有第一掺杂类型。每个晶体管单元都形成在多个沟槽中的相应一个中，并且都包括部分填充第一沟槽的绝缘体和栅电极。栅电极埋置在绝缘体中并且通过绝缘体与掺杂层和主体结构隔离。栅电极从与主体结构的上表面基本平齐的位置朝向沟槽的底面面延伸。栅电极与掺杂层重叠一段重叠距离，并且重叠距离在0到2μm的范围内。
以上概述了多个实施例的特征，使得本领域技术人员可以更好地理解本公开内容的多个方面。本领域技术人员应该理解，他们可以容易地使用本公开内容作为基础用于设计或修改用于执行与本文介绍的实施例相同的目的和/或实现与其相同的优点的其他处理和结构。本领域技术人员还将认识到，这样的等效结构不脱离本公开内容的精神和范围，并且他们可以在不脱离本公开内容的精神和范围的情况下在本文中做出多种改变、替换和更改。

Claims (10)

1.一种产品，包括：
掺杂层，具有第一掺杂类型，所述掺杂层在其中限定沟槽，并且所述沟槽具有底面；
主体结构，位于所述掺杂层上方，所述主体结构具有上表面并包括体区，并且所述体区具有不同于所述第一掺杂类型的第二掺杂类型；
绝缘体，部分填充所述沟槽；以及
第一导电部件，埋置在所述绝缘体中并且通过所述绝缘体与所述掺杂层和所述主体结构隔离，所述第一导电部件从与所述主体结构的上表面基本平齐的位置朝向所述沟槽的底面延伸，所述第一导电部件与所述掺杂层重叠一段重叠距离，
所述重叠距离在0到2μm的范围内。
2.根据权利要求1所述的产品，其中，所述绝缘体包括含有氧化硅或氮化硅的材料。
3.根据权利要求1所述的产品，其中，所述第一导电部件包括含有多晶硅、铜、铝、铜铝合金或钨的材料。
4.根据权利要求1所述的产品，其中，所述第一导电部件和所述主体结构之间的最小距离在5nm到100nm的范围内。
5.根据权利要求1所述的产品，其中，所述主体结构进一步包括：
第一区域，具有所述第二掺杂类型，并且所述第一区域的导电性大于所述体区域的导电性；以及
第二区域，具有所述第一掺杂类型。
6.根据权利要求1所述的产品，其中，所述第一掺杂类型是N型掺杂，并且所述第二掺杂类型是P型掺杂。
7.根据权利要求1所述的产品，进一步包括：
第二导电部件，埋置在所述绝缘体中并且通过所述绝缘体与所述第一导电部件隔离，所述第二导电部件从与所述主体结构的上表面基本平齐的位置朝向所述沟槽的底面延伸，所述第二导电部件具有与所述第一导电部件不重叠的延伸部分，
其中：
所述延伸部分具有延伸长度，
所述第一导电部件具有下端，以及
所述延伸长度在从所述第一导电部件的下端到所述沟槽的底面的
距离的50％到95％的范围内。
8.根据权利要求7所述的产品，其中，所述第二导电部件包括含有多晶硅、铜、铝、铜铝合金或钨的材料。
9.一种形成产品的方法，所述方法包括：
在掺杂层中形成沟槽，所述沟槽具有上部和下部，并且所述上部的宽度大于所述下部的宽度；
沿着所述沟槽的下部的侧壁和所述沟槽的底面形成第一绝缘层；
沿着所述沟槽的上部的侧壁形成栅极介电层；
沿着所述栅极介电层的侧壁形成第一导电部件；
将所述掺杂层的上部转换为主体结构，所述主体结构下方的其余掺杂层具有第一掺杂类型，并且所述主体结构具有体区，所述体区具有不同于所述第一掺杂类型的第二掺杂类型；
在所述主体结构中形成第一区域，所述第一区域具有所述第二掺杂类型，并且所述第一区域的导电性大于所述主体结构的体区的导电性；以及
在所述主体结构中形成第二区域，所述第二区域具有所述第一掺杂类型。
10.一种晶体管，包括：
掺杂层，具有第一掺杂类型并其中限定多个沟槽；
主体结构，位于所述掺杂层上方，所述主体结构具有上表面并且包括：
体区，所述体区具有不同于所述第一掺杂类型的第二掺杂类型；
体接触区，具有所述第二掺杂类型，并且所述体接触区的导电性
高于所述体区的导电性；以及
源极区，具有所述第一掺杂类型；以及
多个晶体管单元，每个晶体管单元都形成在所述多个沟槽中的相应一个沟槽中，并且每个晶体管单元都包括：
绝缘体，部分地填充所述沟槽，所述沟槽具有底面；
栅电极，埋置在所述绝缘体中并且通过所述绝缘体与所述掺杂层和所述主体结构隔离，所述栅电极从与所述主体结构的上表面基本平齐的位置朝向所述沟槽的底面延伸，所述栅电极与所述掺杂层重叠一段重叠距离，所述重叠距离在0到2μm的范围内。
CN201210560992.4A 2012-03-14 2012-12-21 晶体管及其制造方法 Active CN103311295B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/420,248 US8796760B2 (en) 2012-03-14 2012-03-14 Transistor and method of manufacturing the same
US13/420,248 2012-03-14

Publications (2)

Publication Number Publication Date
CN103311295A true CN103311295A (zh) 2013-09-18
CN103311295B CN103311295B (zh) 2017-05-10

Family

ID=49136312

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210560992.4A Active CN103311295B (zh) 2012-03-14 2012-12-21 晶体管及其制造方法

Country Status (3)

Country Link
US (3) US8796760B2 (zh)
CN (1) CN103311295B (zh)
TW (1) TWI473272B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105793987A (zh) * 2013-10-03 2016-07-20 德克萨斯仪器股份有限公司 沟槽栅极沟槽场板半垂直半横向mosfet
CN108701715A (zh) * 2016-03-31 2018-10-23 新电元工业株式会社 半导体装置的制造方法以及半导体装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9293376B2 (en) * 2012-07-11 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for power MOS transistor
JP6078390B2 (ja) * 2013-03-25 2017-02-08 ルネサスエレクトロニクス株式会社 半導体装置
JP6271155B2 (ja) * 2013-05-21 2018-01-31 株式会社東芝 半導体装置
US9224854B2 (en) 2013-10-03 2015-12-29 Texas Instruments Incorporated Trench gate trench field plate vertical MOSFET
US9123802B2 (en) * 2013-10-03 2015-09-01 Texas Instruments Incorporated Vertical trench MOSFET device in integrated power technologies
JP2016058449A (ja) * 2014-09-05 2016-04-21 住友電気工業株式会社 半導体装置
US9564363B1 (en) * 2015-08-19 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming butted contact
JP6416142B2 (ja) * 2016-03-11 2018-10-31 株式会社東芝 半導体装置
JP6367514B2 (ja) * 2016-03-31 2018-08-01 新電元工業株式会社 半導体装置の製造方法及び半導体装置
US10854759B2 (en) * 2016-04-01 2020-12-01 Diodes Incorporated Trenched MOS gate controlled rectifier
JP6792345B2 (ja) * 2016-04-06 2020-11-25 ローム株式会社 半導体装置の製造方法
JP6851804B2 (ja) 2016-12-14 2021-03-31 住友電気工業株式会社 半導体装置
CN107910269B (zh) * 2017-11-17 2023-11-21 杭州士兰集昕微电子有限公司 功率半导体器件及其制造方法
JP7381335B2 (ja) 2019-12-26 2023-11-15 株式会社東芝 半導体装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4689871A (en) * 1985-09-24 1987-09-01 Texas Instruments Incorporated Method of forming vertically integrated current source
US4954854A (en) * 1989-05-22 1990-09-04 International Business Machines Corporation Cross-point lightly-doped drain-source trench transistor and fabrication process therefor
US5122848A (en) * 1991-04-08 1992-06-16 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
US6316807B1 (en) * 1997-12-05 2001-11-13 Naoto Fujishima Low on-resistance trench lateral MISFET with better switching characteristics and method for manufacturing same
CN1725495A (zh) * 2004-07-22 2006-01-25 台湾积体电路制造股份有限公司 半导体元件及其制造方法
EP1689001A2 (en) * 2005-02-03 2006-08-09 Power Integrations, Inc. High-voltage semiconductor devices
CN101246887A (zh) * 2007-02-16 2008-08-20 电力集成公司 与高压垂直晶体管集成的感测fet

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4241856B2 (ja) * 2006-06-29 2009-03-18 三洋電機株式会社 半導体装置および半導体装置の製造方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4689871A (en) * 1985-09-24 1987-09-01 Texas Instruments Incorporated Method of forming vertically integrated current source
US4954854A (en) * 1989-05-22 1990-09-04 International Business Machines Corporation Cross-point lightly-doped drain-source trench transistor and fabrication process therefor
US5122848A (en) * 1991-04-08 1992-06-16 Micron Technology, Inc. Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance
US6316807B1 (en) * 1997-12-05 2001-11-13 Naoto Fujishima Low on-resistance trench lateral MISFET with better switching characteristics and method for manufacturing same
CN1725495A (zh) * 2004-07-22 2006-01-25 台湾积体电路制造股份有限公司 半导体元件及其制造方法
EP1689001A2 (en) * 2005-02-03 2006-08-09 Power Integrations, Inc. High-voltage semiconductor devices
CN101246887A (zh) * 2007-02-16 2008-08-20 电力集成公司 与高压垂直晶体管集成的感测fet

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105793987A (zh) * 2013-10-03 2016-07-20 德克萨斯仪器股份有限公司 沟槽栅极沟槽场板半垂直半横向mosfet
CN105793987B (zh) * 2013-10-03 2019-11-22 德克萨斯仪器股份有限公司 沟槽栅极沟槽场板半垂直半横向mosfet
CN108701715A (zh) * 2016-03-31 2018-10-23 新电元工业株式会社 半导体装置的制造方法以及半导体装置

Also Published As

Publication number Publication date
TWI473272B (zh) 2015-02-11
US20160020321A1 (en) 2016-01-21
US20130240984A1 (en) 2013-09-19
US9159827B2 (en) 2015-10-13
US9583610B2 (en) 2017-02-28
CN103311295B (zh) 2017-05-10
TW201338168A (zh) 2013-09-16
US8796760B2 (en) 2014-08-05
US20140312414A1 (en) 2014-10-23

Similar Documents

Publication Publication Date Title
CN103311295A (zh) 晶体管及其制造方法
TWI539602B (zh) 半導體裝置及製造半導體裝置之方法
KR101289919B1 (ko) ＦｉｎＦＥＴ-기반의 ＥＳＤ 디바이스 및 그 형성 방법
US9761726B1 (en) Vertical field effect transistor with undercut buried insulating layer to improve contact resistance
EP2338177B1 (en) Insulated gate semiconductor device and method of manufacturing the same
KR101126175B1 (ko) 고전압 디바이스 및 고전압 디바이스 형성방법
DE102012110133B4 (de) Ein Halbleiterbauelement mit einem Durchkontakt und Herstellungsverfahren dafür
US9865716B2 (en) System and method for a vertical tunneling field-effect transistor cell
US10804403B2 (en) Method of fabricating semiconductor devices
CN105431949A (zh) 半导体装置以及半导体装置的制造方法
KR20140006156A (ko) 전력 반도체 소자
CN104134695A (zh) 隧穿场效应晶体管及隧穿场效应晶体管的制备方法
US20230260848A1 (en) Semiconductor device and manufacturing method thereof
US10566423B2 (en) Semiconductor switch device and a method of making a semiconductor switch device
CN105185712A (zh) 包括鳍式场效应晶体管的集成电路器件及其形成方法
CN104766818A (zh) 形成具有改进的隔离结构的集成电路的方法
CN104282626A (zh) 制造具有器件分离结构的半导体器件的方法及半导体器件
EP3961722A1 (en) Apparatus for extension of operation voltage
CN111261704A (zh) 半导体器件及其制造方法
KR20180066708A (ko) 반도체 장치 및 그 제조 방법
CN103367407A (zh) 不通电的伪栅极
CN102956704B (zh) 准垂直功率mosfet及其形成方法
CN105489606A (zh) 半导体器件及其制造方法
US20240030292A1 (en) Semiconductor structure and method of manufacturing the same
CN109300897A (zh) 半导体装置及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant