TW201338168A - 電晶體及其製造方法 - Google Patents

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Fu-Yu Chu
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Taiwan Semiconductor Mfg
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Abstract

電晶體包含一具有溝槽於其中之摻雜層、一基體結構位於此摻雜層上、一絕緣體部分覆蓋此溝槽、及一第一導電元件埋藏於此摻雜層及此基體結構中並藉由一絕緣體與此此摻雜層及此基體結構相隔。此摻雜層具有第一摻雜型態。此基體結構具有一上表面及包含一基體區。此基體區具有一不同於第一摻雜型態之第二摻雜型態。此溝槽具有一底表面。此第一導電元件自一實質上與此基體結構之上表面齊平之位置朝此溝槽之底表面延伸。此第一導電元件與此摻雜層重疊而具有一重疊距離，且此重疊距離為0至2 μm。

Description

電晶體及其製造方法
本發明係有關於電晶體，且特別是有關於一種含複數個電晶體胞之電晶體及其製造方法。
許多設計為高電壓應用之金氧半場效電晶體(MOSFETs)係具有垂直結構。所述之“垂直結構”，或有時可稱為“垂直MOS電晶體”，其結構係為源極端及汲極端之其中一者排列在另一者上。相對地，“平面MOS電晶體”之結構係為源極端及汲極端在相同水平上排列。當在IC晶片上所佔面積相同時，垂直MOS電晶體相較於平面MOS電晶體可承受較大的汲極至源極電壓差(drain-to-source voltage difference)及較大的電流強度，並可具有低的源極至汲極導通電阻(turned-on-drain-to-source resistance)。
本發明實施例係提供一種電晶體，包括：一摻雜層，其具有一第一摻雜型態及具有一溝槽定義於其中，此溝槽具有一底表面；一基體結構於此摻雜層上，此基體結構具有一上表面及包含一基體區，此基體區具有與此第一摻雜型態不同之一第二摻雜型態；一絕緣體，部分填滿此溝槽；以及一第一導電元件，埋設於此埋藏層及此基體結構中並藉由此絕緣體與此埋藏層及此基體結構分隔，此第一導電元件自一實質上與此基體結構之此上表面齊平之位置朝此溝槽之此底表面延伸，此第一導電元件與此摻雜層重疊而具有一重疊距離，此重疊距離為0至2 μm。
本發明實施例亦提供一種電晶體之製造方法，包括：形成一溝槽於一摻雜層中，此溝槽具有一上部部分及一下部部分，且此溝槽之此上部部分較此下部部分寬；沿此溝槽之此下部部分之側壁及此溝槽之一底表面形成一第一絕緣層；沿此溝槽之此上部部分之側壁形成一閘極介電層；沿此閘極介電層之側壁形成一第一導電元件；轉換此摻雜層之一上部部分為一基體結構，位在此基體結構下方之剩餘的摻雜層具有一第一摻雜型態，且此基體結構具有一基體區，且此基體區具有與此第一摻雜型態不同之一第二摻雜型態；形成一第一區於此基體結構中，此第一區具有此第二摻雜型態，且導電度高於此基體結構之此基體區：以及形成一第二區於此基體結構中，此第二區具有此第二摻雜型態。
本發明實施例更提供一種電晶體，包括：一摻雜層，其具有一第一摻雜型態並定義一溝槽於其中，此溝槽具有一底表面；一基體結構於此摻雜層上，此基體結構具有一上表面，並包含：一基體區域，此基體區域具有與此第一摻雜型態不同之一第二摻雜型態；一基體接觸區，其具有此第二摻雜型態，且導電度高於此基體結構；及一源極區，具有此第一摻雜型態；複數電晶體胞，每一電晶體胞對應此些溝槽之其中一者形成，且包含：一絕緣體，部分填滿此溝槽，此溝槽具有一底表面；一閘極電極埋設於此摻雜層及此基體結構中並藉由此絕緣體與此摻雜層及此基體結構分隔，此閘極電極自與此基體結構之此上表面實質上齊平之一位置朝此溝槽之此底表面延伸，此閘極電極與此摻 雜層重疊，以具有一重疊距離，此重疊距離為為0至2 μm。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
可理解的是，本揭露接下來將提供許多不同的實施例以實施本揭露的不同特徵。為簡化本揭露，將在以下敘述元件及設置的特定範例，然而這些僅為範例且並不意圖限定本揭露。
例如，當敘述一第一元件形成於一第二元件上時，可包含第一元件與第二元件直接接觸之實施例，或也可包含該第一元件與第二元件之間更有其他額外元件，而使該第一元件與第二元件無直接接觸之實施例。此外，本揭露各實施例係使用相對性用語，例如：“下部(lower)”、“上部(upper)”、水平(horizontal)”、“垂直(vertical)”、“之上(above)”、“之下(below)”、“上(up)”、“下(down)”、“頂部(top)”、“底部(bottom)”，或前述之衍生詞語，例如“水平地(horizontally)”、“向下地(downwardly)”、“向上地(upwardly)”等，來表示一元件與另一元件之相對關係，而這些相對性用語概括了具有上述元件之裝置設置在各種不同方位之情況。
第1A圖顯示依照本揭露一或多個實施例之垂直電晶體胞100A之剖面圖。垂直電晶體胞100A具有一基材102a、一埋層摻雜層104設置於基材102a上、一摻雜層106設置於埋層摻雜層104上、至少一基體結構110設置於摻 雜層106上、及一內連線結構120設置於基體結構(body structure)110及摻雜層106上。垂直電晶體胞100A更具有一溝槽132、一絕緣體134及複數導電元件142a、144a、146。溝槽132定義於摻雜層106中，絕緣體134部分填滿溝槽132，且複數導電元件142a、144a、146埋設於絕緣體134中。
基體結構110具有一基體區112、一基體接觸區114及一源極區116。在某些實施例中，摻雜層106具有第一摻雜型態，且基體區112具有不同於第一摻雜型態之第二摻雜型態。在某些實施例中，基體接觸區114具有第二摻雜型態，且其導電度高於基體區112。在某些實施例中，源極區116具有第一摻雜型態。在至少一實施例中，埋藏摻雜層104具有第一摻雜型態，且其導電度高於摻雜層106。在某些實施例中，可省略埋藏摻雜層104。
在某些實施例中，第一摻雜型態係為N型摻雜，而第二摻雜型態係為P型摻雜。在某些實施例中，N型摻雜型態係指在半導體材料中以電子作為多數載流子，而P型摻雜型態係指在半導體材料中以電洞作為多數載流子。
基體結構110具有一上表面118，且溝槽132具有一底表面136。垂直電晶體胞100A具有一第一導電元件142a埋設於摻雜層106及基體結構110中，且此第一導電元件142a係以絕緣體134來與摻雜層106及基體結構110分隔。第一導電元件142a可自與基體結構110之上表面118齊平之位置朝溝槽132之底表面136延伸。第一導電元件142a具有一底端148a。此第一導電元件142a與摻雜層106 重疊，並具有一預定的重疊距離D。在某些實施例中，此重疊距離D為約0至2 μm。
在某些實施例中，在第一導電元件142a及摻雜層106之間的寄生電容(parasitic capacitance)可隨重疊距離D縮減而降低，並因此可增快垂直電晶體胞100A之步驟速度及減少垂直電晶體胞100A之切換損失。
垂直電晶體胞100A具有一第二導電元件144a埋設於第一導電元件142a中，且此第二導電元件142a係以絕緣體134與第一導電元件142a分隔。第二導電元件144a可自與基體結構110之上表面118齊平之位置朝溝槽132之底表面136延伸。第二導電元件144a具有一未與第一導電元件142a重疊之延伸部分，且此延伸部分可具有一延伸長度L。在某些實施例中，延伸長度L可為第一導電元件142之底端148a至溝槽132之底表面136之距離M之約50%至95%。在至少一實施例中，第一導電元件142a具有兩導電部件(conductive members)相對於第二導電元件144a對稱地設置。
垂直電晶體胞100A更具有一第三導電元件146埋設於第二導電元件144a中，且此第三導電元件146係以絕緣體134與第二導電元件144a分隔。第二導電元件146可自與基體結構110之上表面118齊平之位置延伸至溝槽132之底表面136，並與溝槽132之底表面136接觸。摻雜層106具有一接觸區152，其沿底表面136設置，並與第三導電元件146接觸。在至少一實施例中，第二導電元件144a具有兩導電部件相對於第三導電元件146對稱地設置。
內連線結構120包含一介電層122設置於摻雜層106及基體結構110上、複數內連線結構124設置於介電層122上、及複數貫穿插塞126設置於介電層122中。內連線結構124可藉由這些貫穿插塞126電性連接至第三導電元件146、基體接觸區114及源極區116。
第1B圖顯示依照本揭露一或多個實施例之垂直電晶體胞100B之剖面圖。相較於第1A圖所示之垂直電晶體胞100A，在此實施例中，可省略第三導電元件146及接觸區152，且將第1A圖第二導電元件144a重新排列為僅具有一導電部件，如第1B圖之第二導電元件142b所示。在至少一實施例中，垂直電晶體胞100B在摻雜層106中亦具有接觸區154，以使內連線結構120能與摻雜層106電性連接。
第一導電元件142b具有一底端148b。此第一導電元件142b與摻雜層106重疊，並具有一預定的重疊距離D。在某些實施例中，此重疊距離D為約0至2 μm。第二導電元件144a具有一未與第一導電元件142a重疊之延伸部分，且此延伸部分具有一延伸長度L。在某些實施例中，此延伸長度L可為第一導電元件142b之底端148b至溝槽132之底表面136之距離M之約50%至95%。在至少一實施例中，第一導電元件142a具有兩導電部件相對於第二導電元件144b對稱地設置。
垂直電晶體胞100B之其他元件係類似於垂直電晶體胞100A，故在本揭露中不再予以重複贅述。
第1C圖顯示依照本揭露一或多個實施例之垂直電晶體胞100C之剖面圖。相較於第1B圖所示之垂直電晶體胞 100B，在此實施例中，更省略了第二導電元件144b，且第1B圖之第一導電元件142b係重新排列為僅具有一導電部件，如第1C圖之第一導電元件142c所示。第一導電元件142c重疊於摻雜層106，以具有一重疊距離D。在某些實施例中，此重疊距離D為約0至2 μm。
垂直電晶體胞100C之其他元件係類似於垂直電晶體胞100A及/或垂直電晶體胞100A，故在本揭露中不再予以重複贅述。
如第1A至1C圖所示，在某些實施例中，基材102包含：元素半導體、化合物半導體、合金半導體或前述之組合。元素半導體可例如是結晶、多晶或非晶結構之矽或鍺。化合物半導體可例如是碳化矽、砷化鎵、磷化鎵、氮化鎵、磷化銦、砷化銦及/或銻化銦。合金半導體可例如是SiGe、GaAsP、AlInS、AlGaAs、GaInAs、GaInP及/或GaInAsP。在至少一實施例中，基材102為一具有梯度SiGe結構之合金半導體基材，其中矽和鍺之組成成分及比例係隨此SiGe結構中之一位置至另一位置改變。在另一實施例中，SiGe合金為形成於矽基材上。在又一實施例中，SiGe基材係為應變基材。在某些實施例中，半導體基材102為絕緣體上覆半導體。在某些實施例中，半導體基材102包含磊晶層或埋藏層。在其他實施例中，化合物基材可具有多層結構，或基材包含多層化合物半導體結構。
在某些實施例中，摻雜層106為磊晶層。在某些實施例中，絕緣體134可包含氧化矽、氮化矽或其他介電材料。在某些實施例中，第一導電元件142a、142b、142c、第二 導電元件144a、144b、及第三導電元件146可各自獨立地包含多晶矽、銅、鋁、銅-鋁合金、鎢或其他導電材料。
在至少一實施例中，垂直電晶體胞100A、100B及100C可獨立地形成電晶體裝置。在某些實施例中，一或多個垂直電晶體胞100A、100B及100C可通稱為單一電晶體裝置。在某些實施例中，第一導電元件142a、142b或142c係可用以作為閘極電極，第二導電元件144a或144b係可用以作為源極電極，第三導電元件146係可用以作為汲極電極。
在某些實施例中，第一導電元件142a、142b或142c係與基體結構110具有足夠的分隔，以承受預定的閘極至源極崩潰電壓(predetermined gate-to-source breakdown voltage)及預定的閘極至汲極崩潰電壓(predetermined gate-to-drain breakdown voltage)。在某些實施例中，第一導電元件142a、142b或142c與基體結構110之間的最小距離可為約5 nm至100 nm。
在某些實施例中，第二導電元件144a或144b係與第一導電元件142a、142b或142c具有足夠的分隔，以承受預定的閘極至源極崩潰電壓(predetermined gate-to-source breakdown voltage)及預定的閘極至汲極崩潰電壓(predetermined gate-to-drain breakdown voltage)。在某些實施例中，第二導電元件144a或144b與第一導電元件142a、142b或142c之間的最小距離可為約10 nm至150 nm。
在某些實施例中，第二導電元件144a或144b之延伸部分之延伸長度L係依照預定的汲極至源極崩潰電壓 (drain-to-source breakdown voltage)決定。在某一實施例中，延伸長度L係與此預定的汲極至源極崩潰電壓成正比。在某些實施例中，第二導電元件144a或144b係與係與第三導電元件146具有足夠的分隔，以承受預定的汲極至源極崩潰電壓。在某些實施例中，第二導電元件144a或144b與第三導電元件146之間的最小距離可為約50 nm至300 nm。
第2圖顯示依照本發明一或多個實施例之一垂直電晶體200之剖面圖。垂直電晶體200具有二或多個如第1A圖所示之垂直電晶體胞100A、三或多個如第1B圖所示之垂直電晶體胞100B及一或多個如第1C圖所示之垂直電晶體胞100C。在某些實施例中，垂直電晶體200具有任意數量之任意型態之垂直電晶體胞100A、100B及100C。在某些實施例中，垂直電晶體200具有兩垂直電晶體胞100A，且其中夾有一或多個垂直電晶體胞100B。在某些實施例中，垂直電晶體200具有兩垂直電晶體胞100A，其中夾有一或多個垂直電晶體胞100B，且更夾有一或多個垂直電晶體胞100C。在至少一實施例中，垂直電晶體200具有至少一垂直電晶體胞100A及一垂直電晶體胞100B。在另一實施例中，垂直電晶體200具有至少一垂直電晶體胞100A、一垂直電晶體胞100B及一垂直電晶體胞100C。
在至少一實施例中，垂直電晶體胞100A、100B及100C之所有對應的第一導電元件係彼此電性耦接，垂直電晶體胞100A及100B之所有對應的第二導電元件係彼此電性耦接，垂直電晶體胞100A之所有對應的第三導電元件100 與摻雜層106係彼此電性耦接。
垂直電晶體胞100A、100B及100C之詳細構造可參考前述，於本說明書中不再重複贅述。
第3圖顯示依照本發明一或多個實施例之垂直電晶體(例如第2圖及第4圖中所示之垂直電晶體200)之製造方法300之流程圖。第4A至4I圖顯示依照本發明一或多個實施例之垂直電晶體200於各種中間製程階段之剖面圖。可知的是，亦可於第3圖所示之方法300之前、之後或其進行期間加入其他額外製程，且某些其他製程在此僅作簡述。
第3及4A至4I圖亦可用以舉例為形成一或多個垂直電晶體胞(例如第1A、1B或1C圖所示之垂直電晶體胞100A、100B或100C)。在本揭露中，方法300係基於單個垂直電晶體胞100A、100B或100C作舉例說明，因而在此皆使用單數型態。然而，這些用以舉例之單個垂直電晶體胞100A、100B或100C亦可應用於垂直電晶體200中。
如第3及第4A圖所示，步驟310係為形成溝槽132在每一垂直電晶體胞100A、100B或100C之摻雜層106’中。摻雜層106’為一位於基材102上之磊晶層。溝槽132具有一上部部分132a及一下部部分132b。上部部分132a之寬度可寬於下部部分132b。第一二氧化矽層、第一氮化矽層及第二二氧化矽層係逐層堆疊於摻雜層106’上。第三二氧化矽層419係位於溝槽132之上部部分132a上，第二氮化矽層418係位於第二二氧化矽層及第三二氧化矽層419之側壁上。在某些實施例中，可將一或多個第一二氧化矽層、第一氮化矽層、第二二氧化矽層及第三二氧化矽 層419予以省略。
在某些實施例中，溝槽132之形成步驟包含移除摻雜層106’之一部分來形成溝槽132之上部部分132a。接著，第三氧化矽層419係形成於上部部分132a之側壁上，且第二氮化矽層418係形成於第三氧化矽層419之側壁上。此外，可再移除一部分的摻雜層106’來形成溝槽132之下部部分132b。
在某些實施例中，溝槽132之上部部分132a係由使用由第一氧化矽層、第一氮化矽層及第二氧化矽層之圖案化堆疊作為罩幕，進行矽乾蝕刻。在某些實施例中，係以使用第二氮化矽層418作為罩幕之矽乾蝕刻來形成溝槽132之下部部分132b。
在某些實施例中，第三二氧化矽層419之厚度為約5 um至約25 um。在某些實施例中，第三二氧化矽層419係由場氧化墊氧化成長(field oxidation pad oxide growth)製程形成。
在某些實施例中，垂直電晶體胞100A之上部部分132a之寬度為約1.5 μm至約1.9 μm。在某些實施例中，垂直電晶體胞100B之上部部分132a之寬度為約0.8 μm至約1.2 μm。在某些實施例中，垂直電晶體胞100C之上部部分132a之寬度為約0.4 μm至約0.6 μm。在某些實施例中，兩相鄰溝槽132之上部部分132a係以約0.2 μm至約5 μm相間隔。
如第3及4B圖所示，步驟320係為沿著溝槽之下部部分132b之側壁132c及溝槽132之底表面132d形成第一絕緣層422。在至少一形成垂直電晶體胞100C之實施例中， 第一絕緣層422係完全填滿溝槽132之下部部分132b，以形成垂直電晶體胞100C。
在某些實施例中，第一絕緣層422包含二氧化矽。在至少一實施例中，第一絕緣層係由場氧化墊氧化成長(field oxidation pad oxide growth)製程形成，且第一絕緣層422成長於溝槽之側壁132c及底表面132d之原邊界之下方。在某些實施例中，第一絕緣層422之厚度為約200 nm至600 nm。在某些實施例中，第一絕緣層422在第一絕緣層422及第三二氧化矽層419之間的邊界處具有一錐形輪廓。錐形輪廓區係為由於場氧化墊氧化成長(field oxidation pad oxide growth)製程所形成，並一般可稱為“鳥嘴區”。
在形成第一絕緣層422後，可藉由濕蝕刻製程移除第二氮化矽層418。接著，移除第三二氧化矽層419，並在溝槽132之上部部分132a之側壁132c上形成閘極介電結構424。
在某些實施例中，閘極介電結構424可使第一導電元件(如第1A、1B或1C圖所示)與摻雜層106(如第1A、1B或1C圖所示)及基體結構110(如第1A、1B或1C圖所示)相分隔。在某些實施例中，閘極介電結構424之厚度為約5 nm至100 nm。在某些實施例中，閘極介電結構424係由閘極氧化成長製程形成。
如第3及4C圖所示，步驟322係為沿閘極介電結構424之側壁形成第一導電元件432。在某些實施例中，第一導電元件432具有兩導電部件。在形成垂直電晶體胞100C之至少一實施例中，第一導電元件432具有一導電部件， 且其完全填滿溝槽132之上部部分132a，以形成垂直電晶體胞100C。
在某些實施例中，第一導電元件包含多晶矽、銅、鋁、銅-鋁合金、鎢或其他導電材料。在某些實施例中，第一導電元件432之形成步驟包含以多晶矽填滿溝槽132，並接著視需要以多晶矽乾蝕刻製程移除一部分填於溝槽中之多晶矽，以形成第一導電元件432。
如第3及4C圖所示，步驟336係為形成一第二絕緣層426以覆蓋第一導電元件432及第一絕緣層422。在某些實施例中，第二絕緣層426可由二氧化矽沉積製程形成。在某些實施例中，第二絕緣層426之厚度為約10 nm至150 nm。
在至少一形成垂直電晶體胞100B之實施例中，第二絕緣層426之底部部分之厚度大於約35 nm。第二絕緣層426之底部部分之厚度可依照即將形成之第二導電元件434(如第4D圖所示，及如第1A或1B圖之導電元件144a或144b所示)之預定的延伸長度L來設定。
在至少一形成垂直電晶體胞100C之實施例中，第二絕緣層426係覆蓋垂直電晶體胞100C之第一導電結構432之上表面。
如第3及4D圖所示，步驟340中係為沿第二絕緣層426之側壁、上表面及下表面形成第二導電元件434。在某些實施例中，第二導電元件434包含多晶矽、銅、鋁、鋁-銅合金、鎢或其他導電材料。在某些實施例中，第二導電元件434之厚度為約500 nm至550 nm。
如第3及4E圖所示，步驟350係為移除一部分的第二導電元件434，形成圖案化的第二導電元件434’。在某些形成垂直電晶體胞100C之實施例中，係移除位於第二導電元件434上之第二絕緣層426。在某些形成垂直電晶體胞100B之實施例中，第二導電元件434完全填滿溝槽132。在某些形成垂直電晶體胞100A之實施例中，係選擇性移除第二導電元件434，以定義開口436及露出一部分的第二絕緣層426之底表面426a。在某些實施例中，可藉由乾蝕刻製程選擇性移除第二導電元件434。
如第3及4F圖所示，步驟360係為形成第三絕緣層428，其填入開口436中並覆蓋圖案化的第二導電元件434’。接著，進行平坦化製程，以移除摻雜層106’之上表面上之各結構，例如移除第一二氧化矽層、第一氮化矽層及第二二氧化矽層。
如第3及4G圖所示，步驟372係為移除一部分的第三絕緣層428，以形成一開口(隨後將由第三導電元件所覆蓋)並露出一部分的溝槽132的底表面，以形成垂直電晶體100A。第一絕緣層422、閘極介電結構424、剩餘的第二絕緣層426及剩餘的第三絕緣層428亦可通稱為絕緣體134(如第1A、1B及1C圖所示)。
如第3及4G圖所示，步驟374係為將摻雜層106’(Fig.4F)之位於溝槽132之底表面之露出部分下方的部分轉換為具有第一摻雜型態之區域，例如N型摻雜。接著，對摻雜層106’作處理，使其形成位於基材102上之埋藏摻雜層104(如第1A、1B或1C圖所示)及/或形成位於埋藏摻雜層 104上之摻雜層106(如第1A、1B或1C圖所示)。在某些實施例中，埋藏摻雜層104及摻雜層106具有第一摻雜型態。在某些實施例中，區域152之導電度高於摻雜層106。在某些實施例中，埋藏摻雜層104之導電度高於摻雜區106。
在某些實施例中，摻雜層106’具有第二摻雜型態，例如P型摻雜。在某些實施例中，摻雜層106具有第一摻雜型態，且其可由在摻雜層106’上進行佈植製程而形成。在某些實施例中，埋藏摻雜層104係在形成摻雜層106’或形成摻雜層106之後，以高能佈植製程形成。
在某些實施例中，埋藏摻雜層104係在磊晶成長摻雜層106’之前，進行低能佈植製程形成。在某些實施例中，摻雜層106’係藉由磊晶製程形成於埋藏摻雜層104上。在某些實施例中，摻雜層106’具有第一摻雜型態，並直接作為摻雜層106。
如第3及4G圖所示，在步驟376係為形成第三導電元件146，以填充第三絕緣層428並與區域152接觸。在某些實施例中，第三導電元件146包含多晶矽、銅、鋁、銅-鋁合金、鎢或其他導電材料。
如第4H圖所示，用於垂直電晶體胞100A之導電元件432可使用作為第1A圖之第一導電元件142a。用於垂直電晶體胞100B之導電元件432可使用作為第1B圖之第一導電元件142b。用於垂直電晶體胞100C之導電元件432可使用作為第1C圖之第一導電元件142c。用於垂直電晶體胞100A之導電元件434’可使用作為第1A圖之第二導電 元件142a，用於垂直電晶體胞100B之導電元件434’可使用作為第1A圖之第二導電元件142b。
如第3及4H圖所示，步驟382係為將摻雜層106之上部部分轉換為基體結構110之基體區112。剩餘位於基體結構100下方之摻雜層106具有第一摻雜型態，且基體結構112具有第二摻雜型態。接著，在步驟384中，係形成基體接觸區114於基體結構110中，基體接觸區114具有第二摻雜型態，且其導電度較基體區112高。接著，在步驟386中，形成源極區116於基體結構110中，且此源極區116具有第一摻雜型態。
如第4I圖所示，在進行如第4H圖之步驟後，可進行額外之步驟，以形成內連線結構120。
依照本發明某些實施例，電晶體包含一具有溝槽於其中之摻雜層、一基體結構位於此摻雜層上、一絕緣體部分覆蓋此溝槽、及一第一導電元件埋藏於此摻雜層及此基體結構中並藉由一絕緣體與此此摻雜層及此基體結構相隔。此摻雜層具有第一摻雜型態。此基體結構具有一上表面及包含一基體區。此基體區具有一不同於第一摻雜型態之第二摻雜型態。此溝槽具有一底表面。此第一導電元件自一實質上與此基體結構之上表面齊平之位置朝此溝槽之底表面延伸。此第一導電元件與此摻雜層重疊，以具有一重疊距離，且此重疊距離為0至2 μm。
依照本發明某些實施例，電晶體之製造方法包含形成一溝槽於一摻雜層中。此溝槽具有一上部部分及一下部部分，且此溝槽之上部部分較下部部分寬。沿此溝槽之下部 部分之側壁及底表面形成一第一絕緣層。沿此溝槽之上部部分之側壁形成一閘極介電層。沿此閘極介電層之側壁形成一第一導電元件。轉換此摻雜層之上部部分為一基體結構。此基體結構具有一基體區，且此基體區具有與此第二摻雜型態不同之一第一摻雜型態。形成一第一區於此基體結構中，此第一區具有第二摻雜型態，且導電度高於此基體結構之此基體區。形成一第二區於此基體結構中，此第二區具有第一摻雜型態。
依照本發明某些實施例，電晶體包括：一具有一溝槽定義於其中及具有第一摻雜型態之摻雜層、一基體結構於該摻雜層上及複數個電晶體胞。此基體結構具有上表面，並包含一基體區、一基體接觸區及一源極區。此基體區具有與第一摻雜型態不同之第二摻雜型態。此基體接觸區具有第二摻雜型態，且導電度高於此基體結構。此源極區具有第一摻雜型態。每一電晶體胞對應該些溝槽之其中一者形成，且包含一絕緣體部分填滿此第一溝槽及一閘極電極。此閘極電極埋設於此摻雜層及此基體結構中，並藉由此絕緣體與此摻雜層及此基體結構分隔。此閘極電極自與此基體結構之上表面實質上齊平之一位置朝此溝槽之底表面延伸。此閘極電極與此摻雜層重疊，且重疊距離為約0至2 μm。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界 定者為準。
100A‧‧‧垂直電晶體胞
100B‧‧‧垂直電晶體胞
100C‧‧‧垂直電晶體胞
102‧‧‧基材
104‧‧‧埋藏摻雜層
106‧‧‧摻雜層
106’‧‧‧摻雜層
110‧‧‧基體結構
112‧‧‧基體區
114‧‧‧基體接觸區
116‧‧‧源極區
118‧‧‧基體結構之上表面
120‧‧‧內連線結構
122‧‧‧介電層
124‧‧‧內連線結構
126‧‧‧貫穿插塞
132‧‧‧溝槽
132a‧‧‧溝槽之上部部分
132b‧‧‧溝槽之下部部分
132c‧‧‧溝槽之側壁
132d‧‧‧溝槽之底表面
134‧‧‧絕緣體
142a‧‧‧第一導電元件
142b‧‧‧第一導電元件
142c‧‧‧第一導電元件
144a‧‧‧第二導電元件
144b‧‧‧第二導電元件
146‧‧‧第三導電元件
148a‧‧‧底部
148b‧‧‧底部
152‧‧‧接觸區
154‧‧‧接觸區
200‧‧‧垂直電晶體
418‧‧‧第二氮化矽層
419‧‧‧第三二氧化矽層
422‧‧‧第一絕緣層
424‧‧‧閘極介電結構
426‧‧‧第二絕緣層
428‧‧‧第三絕緣層
432‧‧‧第一導電元件
434‧‧‧第二導電元件
434’‧‧‧第二導電元件
436‧‧‧開口
第1A~1C圖顯示為依照本發明一或多個實施例之各種垂直電晶體胞之剖面圖。
第2圖顯示為依照本發明一或多個實施例之垂直電晶體之剖面圖。
第3圖顯示為依照本發明一或多個實施例之垂直電晶體之製造方法。
第4A~4I圖顯示為依照本發明一或多個實施例之垂直電晶體於各種中間製程階段之剖面圖。
100A‧‧‧垂直電晶體胞
100B‧‧‧垂直電晶體胞
100C‧‧‧垂直電晶體胞
102‧‧‧基材
104‧‧‧埋藏摻雜層
106‧‧‧摻雜層
120‧‧‧內連線結構
200‧‧‧垂直電晶體

Claims (10)

  1. 一種電晶體，包括：一摻雜層，其具有一第一摻雜型態及具有一溝槽定義於其中，該溝槽具有一底表面；一基體結構於該摻雜層上，該基體結構具有一上表面及包含一基體區，該基體區具有與該第一摻雜型態不同之一第二摻雜型態；一絕緣體，部分填滿該溝槽；以及一第一導電元件，埋設於該埋藏層及該基體結構中並以該絕緣體來與該埋藏層及該基體結構分隔，該第一導電元件自一實質上與該基體結構之該上表面齊平之位置朝該溝槽之該底表面延伸，該第一導電元件與該摻雜層重疊而具有一重疊距離，該重疊距離為0至2 μm。
  2. 如申請專利範圍第1項所述之電晶體，其中該該基體結構更包含：一第一區，其具有該第二摻雜型態，且導電度高於該基體區；以及一第二區，其具有該第一摻雜型態。
  3. 如申請專利範圍第1項所述之電晶體，更包含：一第二導電元件，埋設於該第一導電元件中並以該絕緣體來與該第一導電元件分隔，該第二導電元件自與該基體結構之該上表面齊平之一位置朝該溝槽之該底表面延伸，該第二導電元件具有一未與該第一導電元件重疊之一延伸部分，其中：該延伸部分具有一延伸長度； 該第一導電元件具有一底端；以及該延伸長度為該第一導電元件之該底端至該溝槽之該底表面之距離之50%至95%。
  4. 如申請專利範圍第3項所述之電晶體，其中該第一導電元件具有兩導電部件相對於該第二導電元件對稱地設置。
  5. 如申請專利範圍第3項所述之電晶體，更包含：一第三導電元件埋設於該第二導電元件中並以該絕緣體與該第二導電元件分隔，該第三導電元件自與該基體結構之該上表面實質上齊平之一位置朝該溝槽之該底表面延伸，並與該溝槽之該底表面接觸。
  6. 如申請專利範圍第5項所述之電晶體，其中該第一導電元件具有兩導電部件相對於該第二導電元件對稱地設置，且該第二導電元件具有兩導電部件相對於該第三導電元件對稱地設置。
  7. 一種電晶體之製造方法，包括：形成一溝槽於一摻雜層中，該溝槽具有一上部部分及一下部部分，且該溝槽之該上部部分較該下部部分寬；沿該溝槽之該下部部分之側壁及該溝槽之一底表面形成一第一絕緣層；沿該溝槽之該上部部分之側壁形成一閘極介電層；沿該閘極介電層之側壁形成一第一導電元件；轉換該摻雜層之一上部部分為一基體結構，位在該基體結構下方之剩餘的摻雜層具有一第一摻雜型態，且該基體結構具有一基體區，且該基體區具有與該第一摻雜型態 不同之一第二摻雜型態；形成一第一區於該基體結構中，該第一區具有該第二摻雜型態，且導電度高於該基體結構之該基體區；以及形成一第二區於該基體結構中，該第二區具有該第二摻雜型態。
  8. 如申請專利範圍第7項所述之電晶體之製造方法，更包含：形成一第二絕緣層覆蓋該第一導電元件及該第一絕緣層；沿該第二絕緣層之一底表面及側壁形成一第二導電元件；移除一部分的該第二導電元件，以形成一第一開口及顯現該第二絕緣層之一底表面的一部分；形成一第三絕緣層填入該第一開口；移除一部分的該第三絕緣層，以形成第二開口及露出該溝槽之該底表面之一部分；轉換位於該溝槽之該部分的該底表面下方之一部分的摻雜層為一第三區，該第三區具有該第一摻雜型態，且導電度高於該基體結構；以及形成一第三導電元件填入該第二開口，且該第三導電元件與該第三區接觸。
  9. 一種電晶體，包括：一摻雜層，其具有一第一摻雜型態並定義一溝槽於其中，該溝槽具有一底表面；一基體結構於該摻雜層上，該基體結構具有一上表 面，並包含：一基體區域，該基體區域具有與該第一摻雜型態不同之一第二摻雜型態；一基體接觸區，其具有該第二摻雜型態，且導電度高於該基體結構；一源極區，具有該第一摻雜型態；以及複數電晶體胞，每一電晶體胞對應該些溝槽之其中一者形成，且包含：一絕緣體，部分填滿該溝槽，該溝槽具有一底表面；一閘極電極埋設於該摻雜層及該基體結構中並以該絕緣體來與該摻雜層及該基體結構分隔，該閘極電極自與該基體結構之該上表面實質上齊平之一位置朝該溝槽之該底表面延伸，該閘極電極與該摻雜層重疊而具有一重疊距離，該重疊距離為為0至2 μm。
  10. 如申請專利範圍第9項所述之電晶體，更包含：一源極電極，埋設於該閘極電極中並藉由該絕緣體與該閘極電極分隔，該源極電極自與該基體結構之該上表面齊平之一位置朝該溝槽之該底表面延伸，該第二導電元件具有一未與該閘極電極重疊之一延伸部分，其中：該延伸部分具有一延伸長度；該第一導電元件具有一底端；該延伸長度為該第一導電元件之該底端至該溝槽之該底表面之距離之50%至95%；以及一汲極電極，埋設於該源極電極中並以該絕緣體與該源極電極分隔，該汲極電極自與該基體結構之該上表面齊 平之一位置朝該溝槽之該底表面延伸並與該溝槽之該底表面接觸。
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