CN103310840A - 非易失性锁存电路和存储设备 - Google Patents

Abstract

本发明公开了一种非易失性锁存电路和存储设备，该非易失性锁存电路包括：锁存电路部；电荷吸收电路部；以及第一铁电体电容器，具有连接到板线的第一电极和连接到电荷吸收电路部的第二电极，其中，当将信息从第一铁电体电容器读取到锁存电路部时，操作板线以使得电荷吸收电路部吸收从第一铁电体电容器输出的电荷的至少一部分，从而抑制第一铁电体电容器的第二电极的电位的变化。

Description

非易失性锁存电路和存储设备

技术领域

本文中所讨论的实施例涉及非易失性锁存电路和存储设备。

背景技术

作为使用铁电体电容器的非易失性锁存电路，已知使用6个晶体管和2个电容器的6T2C型非易失性锁存电路（例如参见专利文献1）以及使用6个晶体管和4个电容器的6T4C型非易失性锁存电路（例如参见专利文献2）。

此外，已知下述半导体存储器，该半导体存储器具有：存储单元，具有根据数据的逻辑来储存电荷的电容器；位线，连接到存储单元；电荷转移电路，连接到位线；电荷储存电路，其经由电荷转移电路连接到位线，在读取操作期间将从存储单元读取的电荷储存到位线，并且根据所储存的电荷来生成读取电压；以及读取电路，其根据由电荷储存电路生成的读取电压来生成存储单元中保持的数据的逻辑（例如参见专利文献3）。

此外，已知具有下述读出放大器系统的半导体存储器，该读出放大器系统对由铁电电容器的存储单元生成的、位线对的电位变化进行检测和放大（例如参见专利文献4）。

此外，已知下述铁电体存储器，该铁电体存储器具有：多个标准存储单元，具有分别存储从外部提供的数据的铁电体电容器；第二存储单元，具有对标准存储单元当中的第一存储单元中所存储的第一数据的反相数据（inversion data）进行存储的铁电体电容器；以及位线，分别连接到标准存储单元和第二存储单元（例如参见专利文献5）。

专利文献1：美国专利第6,141,237号

专利文献2：日本早期公开专利公布第2004-87003号

专利文献3：日本早期公开专利公布第2008-234829号

专利文献4：日本经审查专利申请公布第8-8339号

专利文献5：国际公布小册子第WO2004/107350号

发明内容

实施例的目的是提供一种即使在低电源电压下也能够稳定地执行读取操作的非易失性锁存电路和存储设备。

非易失性锁存电路包括：锁存电路部；电荷吸收电路部；以及第一铁电体电容器，具有连接到板线的第一电极和连接到电荷吸收电路部的第二电极，其中，当将信息从第一铁电体电容器读取到锁存电路部时，操作板线以使得电荷吸收电路部吸收从第一铁电体电容器输出的电荷的至少一部分，从而抑制第一铁电体电容器的第二电极的电位的变化。

附图说明

图1是示出了非易失性锁存电路的配置示例的电路图；

图2是用于说明图1中的非易失性锁存电路的读取操作的电压波形图；

图3是示出了铁电体电容器的迟滞特性的图；

图4是示出了根据第一实施例的非易失性锁存电路的配置示例的电路图；

图5是用于说明图4中的非易失性锁存电路的读取操作的电压波形图；

图6是示出了根据第二实施例的非易失性锁存电路的原理的配置示例的电路图；

图7A和图7B是示出了图6中的非易失性锁存电路的一部分的具体的预充电和放大配置示例的电路图；

图8是示出了根据第三实施例的非易失性锁存电路的预充电配置示例的电路图；

图9是示出了根据第三实施例的非易失性锁存电路的放大配置示例的电路图；

图10是示出了根据第三实施例的非易失性锁存电路的第一阶段锁存配置示例的电路图；

图11对应于图10和图6，并且是示出了锁存部的nMOS交叉耦合的第一阶段锁存配置示例的电路图；

图12是示出了根据第三实施例的非易失性锁存电路的第二阶段CMOS锁存配置示例的电路图；

图13是示出了根据第三实施例的非易失性锁存电路的回写配置示例的电路图；

图14A至图14C是用于说明第一实施例和第二实施例的效果的电压波形图；

图15是示出了根据第四实施例的铁电体存储设备的构成示例的图；

图16A和图16B是示出了用于读取1T1C单元的U项位的、图15中的存储单元阵列和读出放大器的一部分的放大和第一阶段锁存配置示例的图；

图17是示出了利用n沟道场效应晶体管和p沟道场效应晶体管的交叉耦合的第二阶段锁存操作的图；

图18A和图18B是示出了用于读取1T1C单元的P项位的、图15中的存储单元阵列和读出放大器的一部分的放大和第一阶段锁存配置示例的图；

图19是示出了利用n沟道场效应晶体管和p沟道场效应晶体管的交叉耦合的第二阶段锁存操作的图；

图20是示出了具有1T1C n+1个标准存储单元和基准生成单元的铁电体电容器的铁电体存储设备的一部分的放大配置示例的图；

图21是示出了图15中的存储单元阵列、列译码器和读出放大器的配置示例的图；以及

图22是示出了铁电体存储设备的控制信号的示例的时序图。

具体实施方式

（参考技术）

图1是示出了非易失性锁存电路的配置示例的电路图，图2是用于说明图1中的非易失性锁存电路的读取操作的电压波形图。非易失性锁存电路具有铁电体电容器C11至C14、p沟道场效应晶体管P11、P12以及n沟道场效应晶体管N11至N14。铁电体电容器C13和C14是用于存储互补信息的电容器。铁电体电容器C11和C12是用于负载的电容器。

图3是示出了铁电体电容器C11至C14的迟滞特性的图。横轴表示施加的电压，纵轴表示极化量，极化量+Pr（点404）和-Pr（点401）是剩余极化量，电压+Vc和-Vc是矫顽电压，以及电压+Vs和-Vs是饱和电压。当施加电压周期0V、+Vs、0V、-Vs和0V时，铁电体电容器C11至C14具有通过点401至406然后返回到点401的迟滞特性。通常，通过经过点401至点403的读取路径的电荷量被称为P项，其涉及极化变化并且放出涉及2Pr的大量电荷。通过经过点404至点403的读取路径的电荷量被称为U项，其不涉及极化变化并且放出相对少量的电荷。下文中，点-Pr401处的电容器状态被称为P项状态电容器，以及点+Pr404处的电容器状态被称为U项状态电容器。例如，铁电体电容器C13存储对应于点-Pr401的数据“1”的信息，并且被称为P项状态电容器，而铁电体电容器C11存储对应于点+Pr404的数据“0”的信息，并且被称为U项状态电容器。铁电体电容器C14存储对应于点+Pr404的数据“0”的信息，并且被称为U项状态电容器，而铁电体电容器C12存储对应于点-Pr401的数据“1”的信息，并且被称为P项状态电容器。

在图2中，首先，线PCL和NCL被设置为中间电位，板线PL10和PL11被设置为低电平，且字线WL1被设置为低电平。

接下来，板线PL11被设置为高电平。然后，由于铁电体电容器C13因为存储为P项状态的-Pr401的状态而极化反转并且铁电体电容器C11因为存储为U项状态的+Pr404的状态而没有极化反转，所以节点11收敛于高电压，而由于铁电体电容器C14因为存储为U项状态的+Pr404的状态而没有极化反转并且铁电体电容器C12因为存储为P项状态的-Pr401的状态而极化反转，所以节点12收敛于低电压。

接下来，电源电位线PCL被设置为电源电位，以及基准电位线NCL被设置为基准电位。然后，节点n11的高电压被放大为高电平，节点n12的低电压被放大为低电平。节点n11和n12处的信号被放大为轨到轨数字信号。

接下来，字线WL1被设置为高电平。然后，晶体管N11和N12导通，并且位线BL与节点n11一样变成高电平而位线/BL与节点n12一样变成低电平。

这使得能够将存储在铁电体电容器C13和C14中的信息读取到位线BL和/BL。

为了使得即使在1.8V的低电源电压下也能够操作，设置了用于负载的电容器C11和C12。P项状态的点-Pr401处的铁电体电容器C12和C13与U项状态的点+Pr404处的铁电体电容器C11和C14之间的等效电容比为3:1。铁电体电容器C11和C13串联连接，且铁电体电容器C12和C14串联连接。因此，通过将电源电压分压为1/4而获得的电压被施加到P项状态的铁电体电容器C12和C13，而通过将电源电压分压为3/4而获得的电压被施加到U项状态的铁电体电容器C11和C14。当电源电压为3V时，为大约0.75V（=3/4V）的电压被施加到P项状态的铁电体电容器C13，即，施加了非常接近于矫顽电压（反转电压）的电压。然而，当电源电压为1.8V时，仅0.45V（=1.8/4V）被施加到P项状态的铁电体电容器C13，即，向其施加了小于矫顽电压的电压，从而不能获得足够的读取电荷。

下文中，将描述能够通过将高电压施加到铁电体电容器来从铁电体电容器读取足够的电荷量的非易失性锁存电路的实施例。

（第一实施例）

图4是示出了根据第一实施例的非易失性锁存电路的配置示例的电路图，以及图5是用于说明图4中的非易失性锁存电路的读取操作的电压波形图。第一铁电体电容器C71具有连接到板线PL70的第一电极和连接到节点n71的第二电极。p沟道场效应晶体管P70构成下述源极跟随器，其具有连接到节点n71的源极、连接到栅极线CT1的栅极和连接到节点n70的漏极。第二铁电体电容器C70具有连接到节点n70的第一电极和连接到基准电位节点（例如，地电位节点）的第二电极。p沟道场效应晶体管P71具有连接到电源电位节点的源极、连接到栅极线PC1的栅极和连接到节点n70的漏极。n沟道场效应晶体管N71具有连接到基准电位节点的源极、连接到栅极线DC1的栅极和连接到节点n70的漏极。位线BL连接到节点n71。

第三铁电体电容器C73具有连接到板线PL70的第一电极和连接到节点n73的第二电极。p沟道场效应晶体管P72构成下述源极跟随器，其具有连接到节点n73的源极、连接到栅极线CT1的栅极和连接到节点n72的漏极。第四铁电体电容器C72具有连接到节点n72的第一电极和连接到基准电位节点的第二电极。p沟道场效应晶体管P73具有连接到电源电位节点的源极、连接到栅极线PC1的栅极和连接到节点n72的漏极。n沟道场效应晶体管N73具有连接到基准电位节点的源极、连接到栅极线DC1的栅极和连接到节点n72的漏极。位线/BL连接到节点n73。

铁电体电容器C70至C73具有如图3所示的经过点401至406的迟滞特性。铁电体电容器C71和C73存储互补信息。例如，铁电体电容器C71存储对应于P项状态电容器的数据“1”的信息，而铁电体电容器C73存储对应于U项状态电容器的数据“0”的信息。铁电体电容器C70和C72是用于分别吸收铁电体电容器C71和C73的电荷的至少一部分的电荷吸收部，并且被初始化为对应于U项状态电容器的数据“0”。p沟道场效应晶体管P70是用于将电荷从第一铁电体电容器C71转移至第二铁电体电容器C70的电荷转移部。p沟道场效应晶体管P72是用于将电荷从第三铁电体电容器C73转移至第四铁电体电容器C72的电荷转移部。

通过图5中的读取操作，将存储在铁电体电容器C71中的信息读取到位线BL，而将存储在铁电体电容器C73中的信息读取到位线/BL。

锁存部410具有p沟道场效应晶体管P76、P77和n沟道场效应晶体管N76至N79，并且对位线BL和/BL上的数据进行锁存。n沟道场效应晶体管N78具有连接到位线BL的漏极、连接到栅极线DC2的栅极和连接到基准电位节点的源极。n沟道场效应晶体管N79具有连接到位线/BL的漏极、连接到栅极线DC2的栅极和连接到基准电位节点的源极。p沟道场效应晶体管P76具有连接到电源电位线/SE7的源极、连接到位线/BL的栅极和连接到位线BL的漏极。p沟道场效应晶体管P77具有连接到电源电位线/SE7的源极、连接到位线BL的栅极和连接到位线/BL的漏极。n沟道场效应晶体管N76具有连接到位线BL的漏极、连接到位线/BL的栅极和连接到电源电位线SE7的源极。n沟道场效应晶体管N77具有连接到位线/BL的漏极、连接到位线BL的栅极和连接到电源电位线SE7的源极。

p沟道场效应晶体管P70和P72构成源极跟随器，使得当栅极线CT1处于0V时，节点n71和n73固定为晶体管P70和P72的阈值电压（例如，0.6V）。节点n71和n73固定为0.6V，使得当电源电压为1.8V时，1.2V（=1.8-0.6V）的电压被施加到铁电体电容器C71和C73，即，大于矫顽电压的电压被施加到铁电体电容器C71和C73，从而使得即使在1.8V的低电源电压下也能够进行操作。

从用于P项状态电容器的铁电体电容器C71读取的电荷量大于从用于U项状态电容器的铁电体电容器C73读取的电荷量。为了放大并锁存节点n71与n72之间的电位差，锁存部410设置用于吸收电荷的铁电体电容器C70和C72的电容值，以吸收用于U项状态电容器的铁电体电容器C73的全部电荷，而不吸收用于P项状态电容器的铁电体电容器C71的全部电荷。例如，铁电体电容器C70和C72的电容值被设置为对应于为用于U项状态电容器的铁电体电容器C73的电容值三倍的电容值。

当铁电体电容器C73用于U项状态电容器时，节点n73的电位变为晶体管P72的0.6V的阈值电压，并且铁电体电容器C72被充电直到节点n73的电位变为0.4V为止。当铁电体电容器C71用于P项状态电容器时，用溢出电荷量使铁电体电容器C70完全充电，使得节点n70的电位变为晶体管P70的0.6V的阈值电压，并且节点n71的电位由于溢出电荷量而变为0.9V。

在节点n71和n73的电位变得稳定之后，锁存部410对节点n71与n73之间的电位差进行放大。栅极线PC1是用于将用于U项状态电容器的铁电体电容器C70和C72进行初始化的信号线。栅极线DC1是用于将节点n70和n72设置于基准电位以在上述的初始化之后且紧接在操作之前吸收电荷的信号线。栅极线DC2是用于紧接在读取之前将不是从自铁电体电容器C71和C73读取而得到的节点n71和n73的电荷删除的信号线。

接下来，将参照图5来说明图4中的非易失性锁存电路的读取操作。示意性流程包括：在时期T1内将U项状态写入铁电体电容器C70和C72中（将VDD施加到n70和n72，使得电容器处于图3中的点403，然后回到GND，并且其处于点404）；在时期T2内将板线PL70提升至高电平，以在时间t11处通过线SE7和/SE7来操作锁存部410；在时期T3内将U项状态重新写入铁电体电容器C73中；以及在时期T4内将P项状态重新写入铁电体电容器C71中。

首先，在时间t1处，栅极线DC2被设置为高电平。然后，晶体管N78和N79导通，并且在节点n71和n73处剩余的电荷通过晶体管N78和N79释放到基准电位节点，使得节点n71和n73被重置为0V。为了防止在时间t1之后在时期T1内将U项状态写入铁电体电容器C70和C72中期间铁电体电容器C71和C73中的数据的破坏，需要将节点n71和n73维持在0V。因此，栅极线DC2从时间t1到t8维持在高电平。

接下来，在时间t2处，栅极线CT1被设置为高电平。然后，晶体管P70和P72关断，使得节点n71和n73分别与节点n70和n72断开连接。

接下来，在时间t3至时间t4期间，栅极线PC1维持在低电平。然后，晶体管P71和P73导通，并且节点n70和n72的电位变为电源电位，使得U项状态被写入铁电体电容器C70和C72中。

栅极线PC1在时间t4处回到高电平，栅极线DC1在时间t5至t6期间维持在高电平，使得晶体管N71和N73导通以将节点n70和n72重置为基准电位。在时间t4至t5期间，使栅极线PC1的负脉冲和栅极线DC1的正脉冲不相互重叠，以防止贯通电流。

接下来，在时间t6处，栅极线DC1被设置为低电平以解除节点n70和n72到基准电位的重置。

接下来，在时间t7处，栅极线CT1被设置为低电平。然后，晶体管P70和P72导通，但是栅极线DC2维持在高电平，以防止晶体管P70和P72的栅极耦合噪声。

接下来，在时间t8处，栅极线DC2被设置为低电平以解除节点n71和n73到基准电位的重置。初始化设置在时间t8处结束。

接下来，在时间t9至t10期间，板线PL70被提升至高电平以执行读取。应当注意，在图5中，在时间轴方向上放大地示出了时期T2，以使节点n70至n73的电位变化清楚。

首先，节点n71和n73连同板线PL70一起电位提升达到晶体管P70和P72的0.6V的阈值电压。此后，当晶体管P70和P72导通时，节点n71和n73的电荷开始分别流向铁电体电容器C70和C72。然后，节点n70和n72的电位被提升，并且节点n71和n73的电位保持恒定。

铁电体电容器C73处于U项状态，并且具有较少要读取的电荷。在这种情况下，节点n72在达到晶体管P72的阈值电压0.6V之前在0.4V的电压下吸收所有电荷，并且维持电位，直到下次重置。由于构成源极跟随器的晶体管P72的栅极线CT1的电位为0V，所以节点n73的电位不超过晶体管P72的阈值电压0.6V，因此n73维持在阈值电压0.6V。

相反，铁电体电容器C71处于P项状态，并且具有较多要读取的电荷。在这种情况下，节点n70的电位上升达到晶体管P70的阈值电压0.6V。然而，当节点n70的电位上升停止时，节点n71的电位由于另外从铁电体电容器C71输出的电荷而再次上升至0.9V，这是因为不再发生电荷吸收。

上述的从铁电体电容器C71和C73的读取是数据破坏读取，因此，在随后的时期T3和T4内需要进行数据的重新写入。

接下来，在时间t10处，完成了板线P70到高电平的提升。此后，在时间t11处，基准电位线SE7被设置为低电平，并且电源电位线/SE7被设置为高电平以激活锁存部410，从而将在节点n73处的电位0.6V与在节点n71处的电位0.9V之间的电位差放大至电源电压振幅。

时间t12至t13是板线PL70处于高电平且节点n73处于低电平的时期T3。在时期T3内，通过施加图3中的电压点403，将U项状态重新写入铁电体电容器C73中。

时间t13至t15是板线PL70处于低电平且节点n71处于高电平的时期T4。在时期T4内，通过施加图3中的电压点406，将P项状态重新写入铁电体电容器C71中。

应当注意，通过线SE7和/SE7，锁存部410仅从时间t11至时间t14是有效的，但是维持节点n71处的电平，使得在周期T4内P项被重新写入铁电体电容器C71中，直到在时间t15处栅极线DC2被设置为高电平且节点n71被设置为低电平。

这使得能够将大约0.9V的读取电压施加到铁电体电容器C71以进行P项读取，由此在图1中的非易失性锁存电路的情况下使0.45V的读取电压加倍。大约0.9V的读取电压是等于或者大于0.8V的矫顽电压的电压，从而使得即使在1.8V的低电源电压下也能够进行稳定的读取操作。

如上所述，当将信息从第一铁电体电容器C71读取到锁存部410时，对板线PL70进行操作以使得铁电体电容器（电荷吸收部）C70吸收从第一铁电体电容器C71输出的电荷的至少一部分，从而抑制第一铁电体电容器C71的第二电极的电位变化。对应于锁存部410的位线BL、/BL的多个互补端子，设置了多组铁电体电容器C71、C73与电荷吸收部C70、C72。

（第二实施例）

图6是示出了根据第二实施例的非易失性锁存电路的配置示例的电路图。铁电体电容器C71对应于图4中的铁电体电容器C71，并且具有连接到板线PL70的第一电极和连接到位线BL的第二电极。n沟道场效应晶体管N41是第一晶体管，并且是对应于图4中的铁电体电容器C70的电荷吸收部。n沟道场效应晶体管N41具有连接到位线BL的漏极和连接到基准电位节点的源极。第一电容器Cg1具有连接到位线BL的第一电极和连接到n沟道场效应晶体管N41的栅极的第二电极。

铁电体电容器Ct1是第三铁电体电容器，并且具有连接到电源电位节点VDD的第一电极和连接到输出节点Vn1的第二电极。n沟道场效应晶体管N42是第二晶体管，并且具有连接到输出节点Vn1的漏极和连接到基准电位节点的源极。第二电容器Cg2具有连接到位线BL的第一电极和连接到n沟道场效应晶体管N42的栅极的第二电极。

铁电体电容器C73对应于图4中的铁电体电容器C73，并且具有连接到板线PL70的第一电极和连接到位线/BL的第二电极。n沟道场效应晶体管N43是对应于图4中的铁电体电容器C72的电荷吸收部。n沟道场效应晶体管N43具有连接到位线/BL的漏极和连接到基准电位节点的源极。第三电容器Cg3具有连接到位线/BL的第一电极和连接到n沟道场效应晶体管N43的栅极的第二电极。

铁电体电容器Ct2具有连接到电源电位节点VDD的第一电极和连接到输出节点Vn2的第二电极。n沟道场效应晶体管N44具有连接到输出节点Vn2的漏极和连接到基准电位节点的源极。第四电容器Cg4具有连接到位线/BL的第一电极和连接到n沟道场效应晶体管N44的栅极的第二电极。

晶体管N41和第一电容器Cg1是用于吸收铁电体电容器C71的电荷的至少一部分的电荷吸收部。晶体管N43和第三电容器Cg3是用于吸收铁电体电容器C73的电荷的至少一部分的电荷吸收部。

晶体管N42和第二电容器Cg2是从铁电体电容器Ct1的第二电极汲取由于对晶体管N41的电流进行反射而产生的电流的电流反射镜部。晶体管N44和第四电容器Cg4是从铁电体电容器Ct2的第二电极汲取由于对晶体管N43的电流进行反射而产生的电流的电流反射镜部。

锁存部601构成与图4中的锁存部410的配置相同的配置，并且对输出节点Vn1与Vn2之间的电位差进行放大和锁存。

对应于锁存部601的输出节点Vn1和Vn2的多个互补端子，设置了多个铁电体电容器C71、C73、晶体管（电荷吸收部）N41、N43、Cg1、Cg3、铁电体电容器Ct1、Ct2与电流反射镜部N42、N44、Cg2、Cg4的组。

使用上述电流反射镜部来构成不利用负电压的非易失性锁存电路。电容器Cg1至Cg4是用于抵消晶体管N41至N44的阈值电压的偏压电容器。在没有电容器Cg1至Cg4的情况下，实现了简单的电流反射镜电路，其中，晶体管N41、N43的阈值电压0.6V的钳位（clamp）被施加到位线BL、/BL。这时，在电源电压为1.8V的情况下，大约1.8-0.6=1.2V的电压被施加到铁电体电容器C71和C73。

相比之下，设置电容器Cg1至Cg4并且将电容器Cg1至Cg4预充电至阈值电压使得能够在晶体管N41、N43的阈值电压实际上被设置为0V的情况下进行操作，并且能够将1.8V的电源电压完全施加到铁电体电容器C71和C73。这使得能够将等于或者大于矫顽电压的电压施加到铁电体电容器C71和C73，从而使得即使在1.8V的低电源电压下也能够实现稳定的读取操作。

例如，铁电体电容器Ct1和Ct2的电容值被设置为对应于为处于U项404的铁电体电容器C73的电容值三倍的电容值。被预充电的铁电体电容器Ct1和Ct2通过晶体管N42、N44放电。通过对放电进行积分而获得的电流分别对应于从铁电体电容器C71和C73产生的电荷。电荷被转换成电压，并且锁存部601对输出节点Vn1与Vn2之间的电位差进行放大和锁存。

当板线PL70被设置为高电平时，由于铁电体电容器C71处于P项状态，因此高电压输出到位线BL，大电流（电荷）流过晶体管N42，并且输出节点Vn1的电位大大减小。

相反，当板线PL70被设置为高电平时，由于铁电体电容器C73处于U项状态，因此低电压被输出到位线/BL，小电流（电荷）流过晶体管N44，并且输出节点Vn2的电位稍稍减小。锁存部601对输出节点Vn1与Vn2之间的电位差进行放大和锁存。

在该实施例中，当将信息从第一铁电体电容器C71读取到锁存部601时，操作板线PL70以使得电荷吸收部N41、Cg1吸收从铁电体电容器C71输出的电荷的至少一部分，从而抑制第一铁电体电容器C71（即，BL）的第二电极的电位变化。

图7A和图7B是示出了图6中的非易失性锁存电路的一部分的具体配置示例的电路图。其他部分与图7A和图7B中的电路的部分相同。下文中，将说明图7A与图7B与图6不同之处。开关sw1是用于将晶体管N41的漏极连接到铁电体电容器C71的第二电极或者经由电阻器R1连接到电源电位节点VDD的开关。开关sw2是用于将晶体管N41的漏极连接到第一电容器Cg1的第二电极或者与第一电容器Cg1的第二电极断开连接的开关。开关sw3是用于将晶体管N41的栅极连接到晶体管N41的漏极或者第一电容器Cg1的第二电极的开关。开关sw4是用于将第一电容器Cg1的第一电极连接到基准电位节点或者晶体管N41的漏极的开关。

开关sw11是用于将晶体管N42的漏极连接到铁电体电容器Ct1的第二电极或者经由电阻器R11连接到电源电位节点VDD的开关。开关sw12是用于将晶体管N42的漏极连接到第二电容器Cg2的第二电极或者与第二电容器Cg2的第二电极断开连接的开关。开关sw13是用于将晶体管N42的栅极连接到晶体管N42的漏极或者第二电容器Cg2的第二电极的开关。开关sw15是用于将铁电体电容器Ct1的第二电极连接到电源电位节点VDD或者与电源电位节点VDD断开连接的开关。开关sw16是用于将第二电容器Cg2的第一电极连接到基准电位节点或者晶体管N41的漏极的开关。

首先，执行对图7A中的电容器Cg1和Cg2的预充电设置，然后，执行图7B中的读取操作设置。

首先，在图7A中，晶体管N41的漏极通过开关sw1、经由电阻器R1连接到电源电位节点VDD。此外，第一电容器Cg1的第二电极通过开关sw2连接到晶体管N41的漏极。此外，晶体管N41的栅极通过开关sw3连接到晶体管N41的漏极。此外，第一电容器Cg1的第一电极通过开关sw4连接到基准电位节点。此外，晶体管N42的漏极通过开关sw11、经由电阻器R11连接到电源电位节点VDD。此外，第二电容器Cg2的第二电极通过开关sw12连接到晶体管N42的漏极。此外，晶体管N42的栅极通过开关sw13连接到晶体管N42的漏极。此外，铁电体电容器Ct1的第二电极通过开关sw15连接到电源电位节点VDD。此外，第二电容器Cg2的第一电极通过开关sw16连接到基准电位节点。

晶体管N41和N42通过二极管连接、分别经由电阻器R1和R11连接到电源电位节点VDD。晶体管N41和N42使各自的栅极处于其阈值电压。电容器Cg1和Cg2分别被充电至晶体管N41和N42的阈值电压。这使得电容器Cg1和Cg2能够通过自校正、分别利用晶体管N41和N42的阈值电压来充电。

开关sw4是第一开关，并且将第一电容器Cg1的第一电极选择性地连接到基准电位节点或者铁电体电容器C71的第二电极。开关sw2和sw3是第二开关，其将第一电容器Cg1的第二电极选择性地连接到处于晶体管N41的漏极的阈值电压的节点（处于对应于阈值的电压的节点）或者晶体管N41的栅极。在将信息从铁电体电容器C71读取到锁存部601之前，利用对应于晶体管N41的阈值的电压对第一电容器Cg1预充电。

电流反射镜部具有第二晶体管N42、第二电容器Cg2以及开关sw11至sw13、sw15和sw16。开关sw16是第三开关，并且将第二电容器Cg2的第一电极选择性地连接到基准电位节点或者第一铁电体电容器C71的第二电极。开关sw12和sw13是第四开关，其将第二电容器Cg2的第二电极选择性地连接到处于与第二晶体管N42的阈值相对应的电压的节点或者第二晶体管N42的栅极。在将信息从第一铁电体电容器C71读取到锁存部601之前，利用与第二晶体管N42的阈值相对应的电压对第二电容器Cg2预充电。

接下来，在图7B中，晶体管N41的漏极通过开关sw1连接到铁电体电容器C71的第二电极。此外，第一电容器Cg1的第二电极通过开关sw2和sw3连接到晶体管N41的栅极。此外，第一电容器Cg1的第一电极通过开关sw4连接到铁电体电容器C71的第二电极。此外，晶体管N42的漏极通过开关sw11连接到铁电体电容器Ct1的第二电极。此外，第二电容器Cg2的第二电极通过开关sw12和sw13连接到晶体管N42的栅极。此外，铁电体电容器Ct1的第二电极通过开关sw15与电源电位节点VDD断开连接。此外，第二电容器Cg2的第一电极通过开关sw16连接到铁电体电容器C71的第二电极。

当电容器Cg1和Cg2分别反向连接到晶体管N41和N42的栅极并且晶体管N41和N42的阈值电压为Vth时，偏压-Vth通过电容器Cg1和Cg2分别被施加到晶体管N41和N42的栅极。换句话说，这使得能够在晶体管N41和N42的有效阈值电压被设置为0V的情况下进行操作。晶体管N41和N42的有效阈值电压Vth必须准确地相等，以使得电流反射镜具有完全的匹配，并且阈值电压Vth的自校正的效果是预期的。

图7B中的连接使得能够实现与图6中的配置相同的配置，并且执行与图6中的操作相同的操作以读取信息。

（第三实施例）

图8是示出了根据第三实施例的非易失性锁存电路的配置示例的电路图。在该实施例中，根据第二实施例对晶体管N42的阈值电压进行了自校正，并且因此将该阈值电压用于锁存部801。更具体地，锁存部使用n沟道场效应晶体管N42和N44、通过Vn1和Vn2构成交叉耦合（图6）。因此，也可以抵消交叉耦合的偏移量。下文中，将说明图8中的电路不同于图7A、7B中的电路之处。

开关sw20是用于在图5中的时期T3或T4内将数据重新写入铁电体电容器C71中的开关，并且将铁电体电容器C71的第二电极连接到输出节点Vn1或者与输出节点Vn1断开连接。开关sw17将电源电位节点VDD连接到铁电体电容器Ct1的第一电极或者与铁电体电容器Ct1的第一电极断开连接。开关sw14将经由开关sw16连接到其的第二电容器Cg2的第一电极连接到晶体管N41的漏极或者p沟道场效应晶体管P42的栅极。开关sw18将晶体管N42的栅极连接到晶体管P42的栅极或者与晶体管P42的栅极断开连接。

锁存部801对应于图6中的锁存部601，并且具有开关sw19和p沟道场效应晶体管（第三晶体管）P42。开关sw19将电源电位节点VDD连接到晶体管P42的源极或者与晶体管P42的源极断开连接。晶体管P42的漏极连接到输出节点Vn1。线802连接到输出节点Vn1，并且线803连接到晶体管P42的栅极。如稍后将参照图11描述的那样，线802和803连接到图6中的电容器Cg4和铁电体电容器Ct2。

与图7A中一样，图8中的电路被示出为处于对电容器Cg1和Cg2执行预充电操作的开关状态。下文中，将说明该开关不同于图7A中的开关之处。开关sw20将铁电体电容器C71的第二电极与输出节点Vn1断开连接。开关sw17将电源电位节点VDD连接到铁电体电容器Ct1的第一电极。开关sw15将电源电位节点VDD连接到铁电体电容器Ct1的第二电极。开关sw14连接到晶体管N41的漏极。开关sw18将晶体管N42的栅极与晶体管P42的栅极断开连接。开关sw19将电源电位节点VDD与晶体管P42的源极断开连接。通过开关的这些状态，与图7A中一样，可以利用晶体管N41和N42的阈值电压Vth对电容器Cg1和Cg2预充电。

接下来，图9中示出的开关状态被设置为如同图5中的时间t9一样将板线PL70提升至高电平以对电荷进行读取和积分。开关sw1将晶体管N41的漏极连接到铁电体电容器C71的第二电极。开关sw2将晶体管N41的漏极与第一电容器Cg1的第二电极断开连接。开关sw4将晶体管N41的漏极连接到第一电容器Cg1的第一电极。开关sw3将第一电容器Cg1的第二电极连接到晶体管N41的栅极。开关sw15将电源电位节点VDD与铁电体电容器Ct1的第二电极断开连接。开关sw11将晶体管N42的漏极连接到铁电体电容器Ct1的第二电极。开关sw12将晶体管N42的漏极与第二电容器Cg2的第二电极断开连接。开关sw16将第二电容器Cg2的第一电极经由开关sw14连接到晶体管N41的漏极。开关sw13将晶体管N42的栅极连接到第二电容器Cg2的第二电极。通过开关的这些状态，执行了与图5中的时间t9相同的操作。开关sw17、sw18、sw19和sw20的状态与图8中的这些开关的状态相同。

接下来，图10中示出的开关状态被设置成激活构成锁存部的交叉耦合的n沟道场效应晶体管N42。开关sw1将晶体管N41的漏极与铁电体电容器C71和电阻器R1断开连接。开关sw14将晶体管P42的栅极（即，作为交叉耦合的对方的线803）经由开关sw16连接到第二电容器Cg2的第一电极。

图11对应于图10和图6，是示出了锁存部的交叉耦合的配置示例的电路图。除了图10中的开关sw19和晶体管P42之外，锁存部801还具有开关sw21和p沟道场效应晶体管P44。锁存部的交叉耦合具有p沟道场效应晶体管P42、P44和n沟道场效应晶体管N42、N44。开关sw21将电源电位节点VDD连接到晶体管P44的源极或者与晶体管P44的源极断开连接。晶体管P44具有连接到第四电容器Cg4的第一电极的栅极和连接到输出节点Vn2的漏极。输出节点Vn1连接到第四电容器Cg4的第一电极。晶体管P42的栅极连接到铁电体电容器Ct2的第二电极，即Vn2。

由于晶体管N42和N44的阈值电压已通过电容器Cg2和Cg4而被自补偿到0V，所以锁存部使用经Vt自补偿的晶体管N42和N44来构成交叉耦合。因此，也可以抵消交叉耦合的偏移量。如果电位差已通过n沟道场效应晶体管N42和N44的交叉耦合而被放大达到p沟道场效应晶体管P42、P44的交叉耦合的偏移量或以上，则不需要p沟道场效应晶体管P42和P44的阈值电压的补偿。

接下来，图12中示出的开关状态被设置成激活构成锁存部的交叉耦合的p沟道场效应晶体管P42和P44。开关sw11将晶体管N42的漏极与铁电体电容器Ct1和电阻器R11断开连接。开关sw14将第二电容器Cg2的第一电极与晶体管P42的栅极断开连接。开关sw18将晶体管N42的栅极连接到晶体管P42的栅极。开关sw19将电源电位节点VDD连接到晶体管P42的源极。因此，从线803看到的n沟道场效应晶体管N42的阈值电压Vth从由于通过电容器Cg2的校正而造成的实际上0V的状态回到没有通过电容器Cg2校正的0.6V的正常状态。这导致锁存部801处于锁存状态，其中，较少的关态漏电流（off-leakage current）通过n沟道场效应晶体管N42。

接下来，在Vn1和Vn2的锁存振幅已达到CMOS全摆幅并且板线PL70的电压如同图5中的时间t13一样降低之后，图13中示出的开关状态被设置为将P项状态重新写入铁电体电容器C71中。开关sw20将铁电体电容器C71的第二电极连接到输出节点Vn1。

根据该实施例，锁存部801具有p沟道场效应晶体管P42和P44，并且使用n沟道场效应晶体管N42和N44执行锁存。由于n沟道晶体管N42和N44经Vth自补偿，所以在小信号放大开始时也可以抵消锁存部的交叉耦合的偏移量。然后，P42、P44、N42和N44CMOS交叉耦合锁存被使能，而无需以大于Vt偏差的充足的信号振幅开始进行Vt补偿。

图14A至图14C是用于说明第一实施例和第二实施例的效果的电压波形图。

图14A示出了图1中的非易失性锁存电路的位线BL和/BL处的电压波形。当电源电压为1.8V时，仅0.45V（=1.8/4V）被施加到处于P项状态的铁电体电容器C13。因此，只有小于矫顽电压的电压被施加到处于P项状态的铁电体电容器C13，并且位线BL与位线/BL之间的电位差因此相对小，导致难以进行稳定的读取。

图14B示出了在第一实施例（图4）的非易失性锁存电路的位线BL和/BL处的电压波形。当电源电压为1.8V时，1.2V（=1.8-0.6V）的电压被施加到铁电体电容器C71和C73。因此，等于或大于矫顽电压的电压被施加到铁电体电容器C71和C73，并且位线BL与位线/BL之间的电位差因此相对大，导致即使在1.8V的低电源电压下也可以进行稳定的读取。锁存部410对位线BL与位线/BL之间的电位差进行放大以提高可靠性。

图14C示出了在第二实施例（图6）的非易失性锁存电路的位线BL和/BL以及输出节点Vn1、Vn2处的电压波形。当电源电压为1.8V时，1.8V的电源电压可以被完全地施加到铁电体电容器C71和C73。因此，大于矫顽电压的电压可以被施加到铁电体电容器C71和C73，并且输出节点Vn1与Vn2之间的电位差因此相对大，导致即使在1.8V的低电源电压下也可以进行稳定的读取。锁存部601对输出节点Vn1与Vn2之间的电位差进行放大以提高可靠性。

根据第一实施例至第三实施例，可以通过将高电压施加到铁电体电容器来从铁电体电容器读取信息，使得即使在低电源电压下也可以稳定地执行读取操作。

（第四实施例）

图15是示出了根据第四实施例的铁电体存储设备的配置示例的图。反相器108将反相写入使能信号/WE的逻辑反相信号作为内部写入使能信号intWE输出到输入/输出缓冲器106和107。负逻辑和（NOR）电路109将内部写入使能信号intWE与已反相的输出使能信号/OE的负逻辑和信号作为内部输出使能信号intOE输出到输入/输出缓冲器106和107。负逻辑积（NAND）电路110输出已反相的写入使能信号/WE与已反相的输出使能信号/OE的负逻辑积信号。负逻辑积电路111输出已反相的低位字节选择信号/LB与已反相的高位字节选择信号/UB的负逻辑积信号。逻辑积（AND）电路112输出负逻辑积电路110的输出信号与第一已反相的芯片选择信号/CS1的逻辑反相信号的逻辑积信号。逻辑积电路113输出逻辑积电路112的输出信号与负逻辑积电路111的输出信号的逻辑积信号。逻辑积电路114将逻辑积电路113的输出信号与第二芯片选择信号CS2的逻辑积信号输出到地址锁存器101和输入/输出缓冲器106、107。负逻辑和（NOR）电路115将逻辑积电路113的输出信号的逻辑反相信号与已反相的低位字节选择信号/LB的负逻辑和信号输出到低位字节输入/输出缓冲器106。负逻辑和电路116将逻辑积电路113的输出信号的逻辑反相信号与已反相的高位字节选择信号/UB的负逻辑和信号输出到高位字节输入/输出缓冲器107。

地址锁存器101对地址A0至A17进行锁存，并且将其输出到行译码器102和列译码器104。地址A0至A17包括行地址和列地址。低位字节输入/输出缓冲器106从外部接收低位字节数据DT1至DT8以及将低位字节数据DT1至DT8输出到外部。高位字节输入/输出缓冲器107从外部接收高位字节数据DT9至DT16以及将高位字节数据DT9至DT16输出到外部。具体地，输入/输出缓冲器106和107接收要被写入存储单元阵列103的数据DT1至DT16，并且输出从存储单元阵列103读取的数据DT1至DT16。

存储单元阵列103具有以二维矩阵形式布置的多个铁电体存储单元，并且存储各个地址的数据。通过选择字线和位线来识别每个铁电体存储单元。行译码器102选择对应于行地址的字线。列译码器104选择对应于列地址的位线。读出放大器105对从输入/输出缓冲器106、107输入的数据进行放大，并且经由列译码器104将放大后的数据输出到存储单元阵列103。当应用写周期时，数据被写入存储单元阵列103中的所选字线和位线的铁电体存储单元中。此外，当应用读周期时，从存储单元阵列103中的所选字线和位线的铁电体存储单元读取数据。读出放大器105对所读取的数据进行放大，并且将放大后的数据输出到输入/输出缓冲器106和107。

上述的图6中的非易失性锁存电路可以应用于图15中的铁电体存储设备。在图6的电路中，铁电体电容器C71和C73设置在图15中的存储单元阵列103中，并且其他元件设置在图15中的读出放大器105中。应当注意，实际上还设置了用于通过图15中的字线来选择铁电体电容器C71和C73的晶体管2101至2103（图21）。稍后将参照图21来说明晶体管2101至2103。

图16A是示出了图15中的存储单元阵列103和读出放大器105的一部分的配置示例的图，并且对应于上述图6中的电路。图16A是对应于上述图9中的积分操作的图，图16B是示出了利用上述图11中的n沟道场效应晶体管的交叉耦合的锁存操作的图，而图17是示出了利用上述图12中的n沟道场效应晶体管和p沟道场效应晶体管的交叉耦合的锁存操作的图。

下文中，将说明图16A中的电路与图6中的电路的不同之处。铁电体电容器C71、C73和C101设置在图15中的存储单元阵列103中，而其他元件设置在图15中的读出放大器105中。例如，与图6中一样，铁电体电容器C71存储对应于P项状态的数据“1”的信息，而铁电体电容器C73存储对应于U项状态的数据“0”的信息。铁电体电容器C71和C73存储互补信息并还起到为其他单个电容器数据单元生成基准电压的作用，并且由此，字节宽度操作可以将1比特的信息包括在存储单元阵列103中。在这种情况下，由于铁电体电容器C71处于P项状态，所以如上所述，高电压被输出到位线BL，大电流流过晶体管N41和N42，然后输出节点Vn1的电位大大减小。相反，由于铁电体电容器C73处于U项状态，所以低电压被输出到位线/BL，小电流流过晶体管N43和N44，然后输出节点Vn2的电位略微减小。

接下来，如图16B的顶部所示，如在图11中一样，通过利用n沟道场效应晶体管N42和N44的交叉耦合的锁存操作，输出节点Vn1的电位锁存于低电平，而输出节点Vn2的电位锁存于高电平。

接下来，如图17的顶部所示，如在图12中的801一样，通过利用p沟道场效应晶体管P42、P44和n沟道场效应晶体管N42、N44的交叉耦合的锁存操作，输出节点Vn1的电位锁存于完全低电平，而输出节点Vn2的电位锁存于完全高电平。这里，对应于C71和C71数据，输出在输出节点Vn2处的高电平，作为图15中的读出放大器105的输出信号之一。当作为互补存储，对应于P项状态的数据“1”存储在铁电体电容器C71中且U项状态存储在铁电体电容器C73中时，输出节点Vn2输出高电平。相反，当作为互补存储，对应于U项状态的数据“0”存储在铁电体电容器C71中且P项状态存储在铁电体电容器C73中时，输出节点Vn2输出低电平。因此，可以读取存储在铁电体电容器C71和互补电容器C73中的数据。

接下来，将参照图16A来描述铁电体电容器C101的读取操作。铁电体电容器C101是单个电容器存储单元中的铁电体电容器，并且使用上述铁电体电容器C71和C73作为用于基准电平生成单元的铁电体电容器。铁电体电容器C101可以存储字节宽度为1比特的数据。下文中，将说明铁电体电容器C101的读取方法。

铁电体电容器C101的电路组具有与上述铁电体电容器C71的电路组的配置相同的配置。铁电体电容器C101被看作对应于铁电体电容器C71，并且具有连接到PL线70的第一电极和连接到位线BL101的第二电极。n沟道场效应晶体管N1041被看作对应于晶体管N41，并且具有连接到铁电体电容器C101的位线BL101的漏极和连接到电源电位节点的源极。电容器Cg1011被看作对应于电容器Cg1，并且连接在铁电体电容器C101的位线BL101与晶体管N1041的栅极之间。n沟道场效应晶体管N10421被看作对应于晶体管N42，并且具有连接到输出节点Vn1011的漏极和连接到电源电位节点的源极。电容器Cg1021被看作对应于电容器Cg2，并且连接在铁电体电容器C101的位线BL101与晶体管N10421的栅极之间。铁电体电容器Ct1011被看作对应于铁电体电容器Ct1，并且具有连接到电源电位节点VDD的第一电极和连接到输出节点Vn1011的第二电极。晶体管N10421是电流反射镜部，并且从铁电体电容器Ct1011的第二电极汲取由于对晶体管N1041的电流进行反射而产生的电流。铁电体电容器C101存储例如对应于图16A中的U项状态的数据“0”的信息。由于假定铁电体电容器C101类似于铁电体电容器C73一样处于U项状态，所以低电压被输出到位线BL101，小电流流过晶体管N1041和N10421，于是，输出节点Vn1011的电位略微降低。

此外，电容器Cg1022连接到铁电体电容器C101的位线BL101。电容器Cg1022被看作对应于电容器Cg1021，并且连接在铁电体电容器C101的位线BL101与n沟道场效应晶体管N10422的栅极之间。n沟道场效应晶体管N10422被看作对应于晶体管N10421，并且具有连接到输出节点Vn1012的漏极和连接到基准电位节点的源极。铁电体电容器Ct1012被看作对应于铁电体电容器Ct1011，并且连接在电源电位节点VDD与输出节点Vn1012之间。由于假定铁电体电容器C101处于U项状态，所以低电压被输出到位线BL101，小电流流过晶体管N1041和N10422，于是，与输出节点Vn1011相同，输出节点Vn1012的电位略微降低。

此外，电容器Cg102连接到铁电体电容器C71的位线BL。电容器Cg102被看作对应于电容器Cg2，并且连接在铁电体电容器C71的位线BL与n沟道场效应晶体管N1042的栅极之间。n沟道场效应晶体管N1042被看作对应于晶体管N42，并且具有连接到输出节点Vn101的漏极和连接到基准电位节点的源极。铁电体电容器Ct101被看作对应于铁电体电容器Ct1，并且连接在电源电位节点VDD与输出节点Vn101之间。晶体管N1042是电流反射镜部，并且从铁电体电容器Ct101汲取由于对晶体管N41的电流进行反射而产生的电流。由于铁电体电容器C71处于P项状态，所以高电压被输出到位线BL，大电流流过晶体管N41和N1042，于是，与输出节点Vn1相同，输出节点Vn101的电位大大降低。

此外，电容器Cg104连接到铁电体电容器C73的位线/BL。电容器Cg104被看作对应于电容器Cg4，并且连接在铁电体电容器C73的位线/BL与n沟道场效应晶体管N1044的栅极之间。n沟道场效应晶体管N1044被看作对应于晶体管N44，并且具有连接到输出节点Vn104的漏极和连接到基准电位节点的源极。铁电体电容器Ct104被看作对应于铁电体电容器Ct2，并且连接在电源电位节点VDD与输出节点Vn104之间。由于铁电体电容器C73处于U项状态，所以低电压被输出到位线/BL，小电流流过晶体管N43和N1044，然后，与输出节点Vn2相同，输出节点Vn104的电位略微降低。

接下来，如图16B中所示，如在图11中一样，n沟道场效应晶体管N10421、N1042、电容器Cg1021、Cg102以及铁电体电容器Ct1011、Ct101被控制成具有与上述n沟道场效应晶体管N42、N44、电容器Cg2、Cg4以及铁电体电容器Ct1、Ct2的连接相同的连接。

此外，n沟道场效应晶体管N10422、N1044、电容器Cg1022、Cg104以及铁电体电容器Ct1012、Ct104被控制成具有与上述n沟道场效应晶体管N42、N44、电容器Cg2、Cg4以及铁电体电容器Ct1、Ct2的连接相同的连接。

此外，电阻器1601连接在输出节点Vn1011与输出节点Vn1012之间。电阻器1602连接在输出节点Vn101与输出节点Vn104之间。

通过利用Vt实际上为0V的n沟道场效应晶体管N10421和N1042的交叉耦合的锁存操作，输出节点Vn1011的电位锁存于高电平，而输出节点Vn101的电位锁存于低电平（0V）。反之，输出节点Vn1012和Vn104的电位几乎相同，因此它们在锁存操作开始时转为亚稳定（meta stable），并且通过利用Vt实际上被补偿到0V的n沟道场效应晶体管N10422和N1044的交叉耦合的锁存操作，它们的电位电平保持相同。

此外，输出节点Vn104经由电阻器1602连接到输出节点Vn101，因此，在锁存器N1042和N10421将Vn101放大并且驱动至很低之后，输出节点Vn104的电位降低。因此，通过利用n沟道场效应晶体管N10422和N1044的交叉耦合的锁存操作，最终，输出节点Vn1012的电位锁存于高电平，而输出节点Vn104的电位锁存于低电平。

接下来，如图17所示，如在图12中一样，p沟道场效应晶体管P1011、P101以及n沟道场效应晶体管N10421、N1042被控制成具有与上述p沟道场效应晶体管P42、P44以及n沟道场效应晶体管N42、N44的连接相同的连接。

此外，p沟道场效应晶体管P1012、P104和n沟道场效应晶体管N10422、N1044被控制成具有与上述p沟道场效应晶体管P42、P44和n沟道场效应晶体管N42、N44的连接相同的连接。应当注意，在该整个CMOS锁存时期内，n沟道场效应晶体管被操作为具有正常Vt，而不需要插入抵消电容器Cg（offset capacitor）。

通过利用p沟道场效应晶体管P1011、P101以及n沟道场效应晶体管N10421和N1042的交叉耦合的锁存操作，输出节点Vn1011的电位锁存于完全高电平，而输出节点Vn101的电位锁存于完全低电平。

此外，通过利用p沟道场效应晶体管P1012、P104以及n沟道场效应晶体管N10422和N1044的交叉耦合的锁存操作，输出节点Vn1012的电位锁存于完全高电平，而输出节点Vn104的电位锁存于完全低电平。

这里，输出节点Vn101处的低电平被输出作为图15中的读出放大器105的输出信号。当对应于U项状态的数据“0”被存储在铁电体电容器C101中时，从输出节点Vn101输出低电平。因此，可以读取存储在一个铁电体电容器C101单元中的数据“0”。

如上所述，读出放大器105基于基准生成单元C71和C73的电荷来对从所选择的一个电容器存储单元的铁电体电容器C101转移的电荷进行放大和保持。

上文中，参照图16A、图16B和图17说明了对应于U项状态的数据“0”存储在单个铁电体电容器C101单元中的情况。接下来，将参照图18A、图18B和图19来说明对应于P项状态的数据“1”存储在单个铁电体电容器C101单元中的情况。

如同图16A一样，图18A是对应于上述图9中的积分操作的图。如同图16B一样，图18B是示出了利用上述图11中的n沟道场效应晶体管的交叉耦合的锁存操作的图。如同图17一样，图19是示出了利用上述图12中的n沟道场效应晶体管和p沟道场效应晶体管的交叉耦合的锁存操作的图。下文中，将说明图18A、图18B和图19与图16A、图16B和图17的不同之处。

首先，在图18A中的积分操作中，由于铁电体电容器C101处于P项状态，所以高电压被输出到位线BL101，大电流流过晶体管N1041和N10421，并且输出节点Vn1011的电位大大降低。由于铁电体电容器C101处于P项状态，所以高电压被输出到位线BL101，大电流类似地流过晶体管N10422，并且输出节点Vn1012的电位大大降低。

接下来，如图18B所示，通过利用n沟道场效应晶体管N10422和N1044的交叉耦合的锁存操作，输出节点Vn1012的电位锁存于低电平，而输出节点Vn104的电位锁存于高电平。相反，输出节点Vn1011和Vn101的电位几乎相同，因此它们在锁存操作开始时转为亚稳定，并且通过利用Vt实际上被补偿到0V的n沟道场效应晶体管N10421和N1042的交叉耦合的锁存操作，它们的电位电平保持相同。

此外，输出节点Vn1011经由电阻器1601连接到输出节点Vn1012，因此，在锁存器N10422和N1044将Vn1012放大并驱动至很低之后，输出节点Vn1011的电位降低。因此，通过利用n沟道场效应晶体管N10421和N1042的交叉耦合的锁存操作，输出节点Vn1011的电位锁存于低电平，而输出节点Vn101的电位锁存于高电平。

接下来，如图19所示，通过利用p沟道场效应晶体管P1011、P101和n沟道场效应晶体管N10421、N1042的交叉耦合的锁存操作，输出节点Vn1011的电位锁存于完全低电平，而输出节点Vn101的电位锁存于完全高电平。

此外，通过利用p沟道场效应晶体管P1012、P104和n沟道场效应晶体管N10422、N1044的交叉耦合的锁存操作，输出节点Vn1012的电位锁存于完全低电平，而输出节点Vn104的电位锁存于完全高电平。应当注意，在该整个CMOS锁存时期内，n沟道场效应晶体管被操作为具有正常Vt，而不需要插入抵消电容器Cg。

这里，输出节点Vn101处的高电平被输出作为图15中的读出放大器105的输出信号。当对应于P项状态的数据“1”存储在单个铁电体电容器C101单元中时，从输出节点Vn101输出高电平。因此，可以读取存储在单个铁电体电容器C101单元中的数据“1”。

图20是示出了具有n+1个普通存储单元的铁电体电容器C101至C1n1的铁电体存储设备的一部分的配置示例的图。在以上的图16A中，示出了具有两个基准存储单元的铁电体电容器C71、C73以及一个电容器存储单元的铁电体电容器C101的铁电体存储设备的示例。相比之下，在图20中示出了具有两个基准存储单元的铁电体电容器C71、C73以及n+1个普通存储单元的铁电体电容器C101至C1n1的铁电体存储设备的示例。应当注意，在图20中没有示出铁电体电容器C73。下文中，将说明图20中的电路与图16A中的电路的不同之处。

铁电体电容器C1n1的电路组具有与铁电体电容器C101的电路组的配置相同的配置。铁电体电容器C1n1对应于铁电体电容器C101，并且连接在板线PL70与位线BL1n1之间。n沟道场效应晶体管N1n41对应于n沟道场效应晶体管N1041，并且具有连接到铁电体电容器C1n1的位线BL1n1的漏极和连接到基准电位节点的源极。电容器Cg1n11被看作对应于电容器Cg1011，并且连接在铁电体电容器C1n1的位线BL1n1与晶体管N1n41的栅极之间。电容器Cg1n21被看作对应于电容器Cg1021，并且连接在铁电体电容器C1n1的位线BL1n1与n沟道场效应晶体管晶体管N1n421的栅极之间。n沟道场效应晶体管N1n421被看作对应于晶体管N10421，并且具有连接到输出节点Vn1n11的漏极和连接到基准电位节点的源极。铁电体电容器Ct1n11被看作对应于铁电体电容器Ct1011，并且连接在电源电位节点VDD与输出节点Vn1n11之间。

铁电体电容器Ct1n1的电路组具有与铁电体电容器Ct101的电路组的配置相同的配置。电容器Cg1n2被看作对应于电容器Cg102，并且连接在铁电体电容器C71的位线BL与n沟道场效应晶体管N1n42的栅极之间。n沟道场效应晶体管N1n42被看作对应于晶体管N1042，并且具有连接到输出节点Vn1n1的漏极和连接到基准电位节点的源极。铁电体电容器Ct1n1被看作对应于电容器Ct101，并且连接在电源电位节点VDD与输出节点Vn1n1之间。这使得能够将与输出节点Vn101的基准电位电平相同的基准电位电平分配给输出节点Vn1n1。应当注意，同样对于互补的基准铁电体电容器C73，利用相同的电路类似地分配互补基准电位电平。

此后，如在图16B和图17中一样，基于输出节点Vn1n11和Vn1n1等的电位执行锁存。与上述方式一样，可以设置n+1个单个电容器单元的铁电体电容器C101至C1n1来存储n+1比特的数据。此外，1比特的附加数据可以存储在互补的铁电体电容器C71和C73单元中。

图21是示出了图15中的存储单元阵列103、列译码器104和读出放大器105的配置示例的图。铁电体电容器C71、C73、C101至C1n1和n沟道场效应晶体管2101至2103设置在图15中的存储单元阵列103中。列开关COL0至COLm和总线BUS设置在图15中的列译码器104中。电路811、812、电阻器1601、1602、三态缓冲电路2104至2111以及反相器2112设置在图15中的读出放大器105中。

n+1个n沟道场效应晶体管2101分别具有连接到位线2T2CBL的漏极和连接到字线WL00至WL0n的栅极。n+1个铁电体电容器C71连接在n+1个晶体管2101的源极与板线PL00至PL0n之间。位线2T2CBL对应于图16A中的位线BL，以及板线PL00至PL0n对应于图16A中的板线PL70。晶体管2101和铁电体电容器C71构成基准存储单元。

此外，n+1个n沟道场效应晶体管2102分别具有连接到位线2T2CBLx的漏极和连接到字线WL00至WL0n的栅极。n+1个铁电体电容器C73分别连接在n+1个晶体管2102的源极与板线PL00至PL0n之间。位线2T2CBLx对应于图16A中的位线/BL。晶体管2102和铁电体电容器C73构成基准存储单元。

此外，n+1个铁电体电容器C101分别连接在n+1个n沟道场效应晶体管2103的源极与板线PL00至PL0n之间。n沟道场效应晶体管2103分别具有连接到位线1T1CBL的漏极和连接到字线WL00至WL0n的栅极。位线1T1CBL对应于图16A中的位线BL101。晶体管2103和铁电体电容器C101构成单个电容器存储单元。

类似地，n+1个铁电体电容器C1n1分别连接在n+1个n沟道场效应晶体管2103的源极与板线PL00至PL0n之间。n沟道场效应晶体管2103分别具有连接到另一位线1T1CBL的漏极和连接到字线WL00至WL0n的栅极。上述的另一位线1T1CBL对应于图16A中的位线BL101。晶体管2103和铁电体电容器C1n1构成单个电容器存储单元。

当字线WL00变成高电平时，连接到字线WL00的晶体管2101至2103导通，并且存储在铁电体电容器C71、C73、C101至C1n1中的数据经由连接到字线WL00的晶体管2101至2103而被读取到位线2T2CBL、2T2CBLx、1T1CBL。类似地，当字线WL01至WL0n中的一条字线变成高电平时，存储在对应于字线WL01至WL0n的铁电体电容器C71、C73、C101至C1n1中的数据被读取到位线2T2CBL、2T2CBLx、1T1CBL。当读取地址被指定时，字线WL00至WL0n中的一条字线可选择地变成高电平。

根据读取地址，m+1个列开关COL0至COLm中的一个列开关闭合。例如，当列开关COL0闭合时，被读取到对应于列开关COL0的位线2T2CBL、2T2CBLx、1T1CBL的数据连接到总线BUS。

电路811对应于图8中的电路811，以及电路812对应于图8中的电路812。电阻器1601和1602对应于图16B中的电阻器1601和1602。当读取控制信号为高电平时，三态缓冲电路2104使得图17中的输出节点Vn2处的数据通过并且输出数据Do0，而当读取控制信号为低电平时，三态缓冲电路2104使输出进入高阻抗状态。此外，当读取控制信号为高电平时，三态缓冲电路2109使得图17中的输出节点Vn101等处的数据通过并且输出数据Do1至DoN，而当读取控制信号为低电平时，三态缓冲电路2109使输出进入高阻抗状态。

三态缓冲电路2105、2106和2110是用于进行图13中的上述重写的三态缓冲电路。当重写控制信号为高电平时，三态缓冲电路2105使得图17中的输出节点Vn2处的数据通过并且将数据输出到位线2T2CBL，而当重写控制信号为低电平时，三态缓冲电路2105使输出进入高阻抗状态。类似地，当重写控制信号为高电平时，三态缓冲电路2106使得图17中的输出节点Vn1处的数据通过并且将数据输出到位线2T2CBLx，而当重写控制信号为低电平时，三态缓冲电路2106使输出进入高阻抗状态。类似地，当重写控制信号为高电平时，三态缓冲电路2110使得图17中的输出节点Vn101等处的数据通过并且将数据输出到位线1T1CBL，而当重写控制信号为低电平时，三态缓冲电路2110使输出进入高阻抗状态。

三态缓冲电路2107、2108和2111是用于通过BUS和位线将输入数据Di0至DiN写入单元的三态缓冲电路。输入数据Di0至DiN对应于图15中的DT1至DT16。反相器2112输出数据Di0的逻辑反相数据。当写入控制信号为高电平时，三态缓冲电路2107使得数据Di0通过并且将数据输出到位线2T2CBL，而当写入控制信号为低电平时，三态缓冲电路2107使输出进入高阻抗状态。类似地，当写入控制信号为高电平时，三态缓冲电路2108使得来自反相器2112的输出数据通过并且将数据输出到位线2T2CBLx，而当写入控制信号为低电平时，三态缓冲电路2108使输出进入高阻抗状态。类似地，当写入控制信号为高电平时，三态缓冲电路2111使得数据Di1至DiN通过并且将数据输出到位线1T1CBL，而当写入控制信号为低电平时，三态缓冲电路2111使输出进入高阻抗状态。

图22是示出了铁电体存储设备的控制信号的示例的时序图。开关编号参照图8。当控制信号处于高电平时，开关sw2、sw12和sw18闭合，而当控制信号处于低电平时，开关sw2、sw12和sw18断开。当控制信号处于低电平时，开关sw15、sw17和sw19闭合，而当控制信号处于高电平时，开关sw15、sw17和sw19断开。

当控制信号sw3l变成高电平时，开关sw3的左侧路径闭合，而当控制信号sw3l变成低电平时，开关sw3的左侧路径断开。当控制信号sw13l变成高电平时，开关sw13的左侧路径闭合，而当控制信号sw13l变成低电平时，开关sw13的左侧路径断开。当控制信号sw3r变成高电平时，开关sw3的右侧路径闭合，而当控制信号sw3r变成低电平时，开关sw3的右侧路径断开。当控制信号sw13r变成高电平时，开关sw13的右侧路径闭合，而当控制信号sw13r变成低电平时，开关sw13的右侧路径断开。当控制信号sw4r变成高电平时，开关sw4的右侧路径闭合，而当控制信号sw4r变成低电平时，开关sw4的右侧路径断开。当控制信号sw16r变成高电平时，开关sw16的右侧路径闭合，而当控制信号sw16r变成低电平时，开关sw16的右侧路径断开。当控制信号sw4l变成高电平时，开关sw4的左侧路径闭合，而当控制信号sw4l变成低电平时，开关sw4的左侧路径断开。当控制信号sw16l变成高电平时，开关sw16的左侧路径闭合，而当控制信号sw16l变成低电平时，开关sw16的左侧路径断开。当控制信号sw1l变成高电平时，开关sw1的左侧路径闭合，而当控制信号sw1l变成低电平时，开关sw1的左侧路径断开。当控制信号sw11l变成高电平时，开关sw11的左侧路径闭合，而当控制信号sw11l变成低电平时，开关sw11的左侧路径断开。当控制信号sw1r变成高电平时，开关sw1的右侧路径闭合，而当控制信号sw1r变成低电平时，开关sw1的右侧路径断开。当控制信号sw11r变成高电平时，开关sw11的右侧路径闭合，而当控制信号sw11r变成低电平时，开关sw11的右侧路径断开。当控制信号sw14r变成高电平时，开关sw14的右侧路径闭合，而当控制信号sw14r变成低电平时，开关sw14的右侧路径断开。当控制信号sw14l变成高电平时，开关sw14的左侧路径闭合，而当控制信号sw14l变成低电平时，开关sw14的左侧路径断开。

时期2201对应于图7A中的预充电操作，在该预充电操作期间，开关sw2和sw12闭合。开关sw3连接到晶体管N41的漏极，以及开关sw13连接到晶体管N42的漏极。开关sw4连接到基准电位节点，以及开关sw16（图8）连接到基准电位节点。开关sw15闭合。开关sw1连接到电阻器R1，以及开关sw11连接到电阻器R11。开关sw17（图8）闭合，以及开关sw19（图8）断开。开关sw14（图8）没有连接到任何器件，而是变成断开。开关sw18（图8）断开。

由于控制信号W1处于低电平，所以三态缓冲电路2104、2105、2109、2110的输出处于高阻抗状态。由于控制信号W2也处于低电平，所以三态缓冲电路2107、2108、2111的输出处于高阻抗状态。此外，列开关COL0至COLm之一闭合。此外，字线WL00至WL0n处于低电平。此外，板线PL00至PL0n处于低电平。

接下来，时期2202对应于图9中的积分操作，在该积分操作期间，开关sw2和sw12断开。开关sw3连接到电容器Cg1，以及开关sw13连接到电容器Cg2。开关sw4连接到晶体管N41的漏极，以及开关sw16连接到开关sw14。开关sw15断开。开关sw1连接到铁电体电容器C71，以及开关sw11连接到铁电体电容器Ct1。开关sw17闭合，以及开关sw19断开。开关sw14连接到晶体管N41的漏极。开关sw18断开。

由于控制信号W1处于低电平，所以三态缓冲电路2104、2105、2109、2110的输出处于高阻抗状态。由于控制信号W2处于低电平，所以三态缓冲电路2107、2108、2111的输出处于高阻抗状态。此外，列开关COL0至COLm之一闭合。此外，字线WL00至WL0n之一变成高电平，并且板线PL00至PL0n之一变成高电平。

接下来，时期2203对应于如图10和图11中的利用n沟道场效应晶体管的交叉耦合的锁存操作，在该锁存操作期间，开关sw2和sw12断开。开关sw3连接到电容器Cg1，以及开关sw13连接到电容器Cg2。开关sw4连接到晶体管N41的漏极，以及开关sw16连接到开关sw14。开关sw15断开。开关sw1连接到C71。开关sw11连接到铁电体电容器Ct1。开关sw17闭合，而开关sw19断开。开关sw14连接到晶体管N42的栅极。开关sw18断开。

接下来，时期2204对应于如图12中的利用p沟道场效应晶体管和n沟道场效应晶体管的交叉耦合的锁存操作，在该锁存操作期间，开关sw2和sw12断开。开关sw3连接到电容器Cg1，以及开关sw13连接到电容器Cg2。开关sw4连接到晶体管N41的漏极，以及开关sw16连接到开关sw14。开关sw15断开。开关sw1和开关sw11没有连接到任何器件而变成断开。开关sw17闭合，以及开关sw19闭合。开关sw14没有连接到任何器件而变成断开。开关sw18闭合。

接下来，时期2205对应于图13中的重写操作，在该重写操作期间，对应于开关sw20（在图13中）的三态缓冲电路2105、2106、2110（在图21中）根据控制信号W1而接通。此外，控制信号W1变成高电平，并且三态缓冲电路2104、2105、2109、2110使得输入信号通过并且将输入信号输出到BL和Do0-DoN的设备输出端。应当注意，在写入操作中，控制信号W2变成高电平，并且三态缓冲电路2107、2108、2111使得输入信号通过并且将输入信号输出到BL，而不是将W1驱动达到高电平。此后，板线PL00至PL0n变成低电平，并且字线WL00至WL0n接着变成低电平。此后，列开关COL0至COLm断开。

根据该实施例，第一实施例至第三实施例中的非易失性锁存电路可以用作铁电体存储设备。铁电体电容器C71和C73存储互补数据并且存储1比特的信息，以及具有作为基准存储单元的铁电体电容器的功能。在锁存操作期间，普通存储单元中的铁电体电容器C101至C1n1读取铁电体电容器C71和C73的电位作为基准电位。铁电体存储设备可以存储铁电体电容器C71和C73中所存储的1比特的数据以及铁电体电容器C101至C1n1中所存储的n+1比特的数据。此外，在该实施例中，如在第一实施例至第三实施例中一样，可以通过将高电压施加到铁电体电容器来从铁电体电容器读取信息，使得即使在低电源电压下也可以稳定地执行读取操作。

顺便提及，上述实施例在各个方面都被认为是说明性的而不是限制性的。也就是说，在没有背离本发明的精神或基本特征的情况下，可以用其他具体形式来实现本发明。

由于可以通过将高电压施加到第一铁电体电容器来从第一铁电体电容器读取信息，所以，即使在低电源电压下也可以稳定地执行读取操作。

Claims (13)

1.一种非易失性锁存电路，包括：

锁存电路部；

电荷吸收电路部；以及

第一铁电体电容器，具有连接到板线的第一电极和连接到所述电荷吸收电路部的第二电极，

其中，当将信息从所述第一铁电体电容器读取到所述锁存电路部时，操作所述板线以使得所述电荷吸收电路部吸收从所述第一铁电体电容器输出的电荷的至少一部分，从而抑制所述第一铁电体电容器的所述第二电极的电位的变化。

2.根据权利要求1所述的非易失性锁存电路，

其中，所述电荷吸收电路部具有吸收所述电荷的至少一部分的第二铁电体电容器，以及

其中，所述非易失性锁存电路还包括电荷转移电路部，所述电荷转移电路部将电荷从所述第一铁电体电容器转移到所述第二铁电体电容器。

3.根据权利要求2所述的非易失性锁存电路，

其中，所述电荷转移电路部是由p沟道场效应晶体管构成的源极跟随器。

4.根据权利要求1所述的非易失性锁存电路，

其中，所述锁存电路部连接到所述第一铁电体电容器的第二电极。

5.根据权利要求1所述的非易失性锁存电路，还包括：

与所述锁存电路部的多个互补端子相对应的多组所述第一铁电体电容器与所述电荷吸收电路部。

6.根据权利要求1所述的非易失性锁存电路，

其中，所述电荷吸收电路部具有第一晶体管，所述第一晶体管具有连接到所述第一铁电体电容器的第二电极的漏极和连接到基准电位节点的源极，以及

其中，所述非易失性锁存电路还包括：

第三铁电体电容器，具有连接到电源电位节点的第一电极和连接到所述锁存电路部的第二电极；以及

第一电流反射镜电路部，从所述第三铁电体电容器的所述第二电极汲取由于对所述第一晶体管的电流进行反射而产生的电流。

7.根据权利要求6所述的非易失性锁存电路，

其中，所述电荷吸收电路部包括：

第一电容器；

第一开关，将所述第一电容器的第一电极选择性地连接到所述基准电位节点或者所述第一铁电体电容器的第二电极；以及

第二开关，将所述第一电容器的第二电极选择性地连接到处于与所述第一晶体管的阈值相对应的电压的节点或者所述第一晶体管的栅极，并且

其中，在将信息从所述第一铁电体电容器读取到所述锁存电路部之前，利用与所述第一晶体管的阈值相对应的电压对所述第一电容器预充电。

8.根据权利要求7所述的非易失性锁存电路，

其中，所述第一电流反射镜电路部包括：

第二晶体管，具有连接到所述第三铁电体电容器的第二电极的漏极和连接到所述基准电位节点的源极；

第二电容器；

第三开关，将所述第二电容器的第一电极选择性地连接到所述基准电位节点或者所述第一铁电体电容器的第二电极；以及

第四开关，将所述第二电容器的第二电极选择性地连接到处于与所述第二晶体管的阈值相对应的电压的节点或者所述第二晶体管的栅极，并且

其中，在将信息从所述第一铁电体电容器读取到所述锁存电路部之前，利用与所述第二晶体管的阈值相对应的电压对所述第二电容器预充电。

9.根据权利要求8所述的非易失性锁存电路，

其中，所述锁存电路部具有第三晶体管，并且使用所述第三晶体管和所述第二晶体管执行锁存。

10.根据权利要求6所述的非易失性锁存电路，还包括：

与所述锁存电路部的多个互补端子相对应的多组所述第一铁电体电容器、所述电荷吸收电路部、所述第三铁电体电容器与所述第一电流反射镜电路部。

11.一种存储设备，包括：

非易失性锁存电路；以及

多个普通存储单元，连接到多条字线和多条位线，

其中，所述非易失性锁存电路包括：

锁存电路部；

电荷吸收电路部；以及

第一铁电体电容器，具有连接到板线的第一电极和连接到所述电荷吸收电路部的第二电极，

其中，当将信息从所述第一铁电体电容器读取到所述锁存电路部时，操作所述板线以使得所述电荷吸收电路部吸收从所述第一铁电体电容器输出的电荷的至少一部分，从而抑制所述第一铁电体电容器的第二电极的电位的变化，

其中，所述电荷吸收电路部具有第一晶体管，所述第一晶体管具有连接到所述第一铁电体电容器的第二电极的漏极和连接到基准电位节点的源极，

其中，所述非易失性锁存电路还包括：

第三铁电体电容器，具有连接到电源电位节点的第一电极和连接到所述锁存电路部的第二电极；以及

第一电流反射镜电路部，从所述第三铁电体电容器的第二电极汲取由于对所述第一晶体管的电流进行反射而产生的电流，

其中，所述第一铁电体电容器设置在基准存储单元中，

其中，所述锁存电路部为读出放大器，以及

其中，所述读出放大器基于所述第三铁电体电容器的电荷来对从所选择的标准存储单元转移的电荷进行放大和保持。

12.根据权利要求11所述的存储设备，还包括：

多个所述第三铁电体电容器；以及

多个所述第一电流反射镜电路部，

其中，所述多个第一电流反射镜电路部从多个所述第三铁电体电容器汲取由于对所述第一晶体管的电流进行反射而产生的电流。

13.根据权利要求11所述的存储设备，

其中，所述标准存储单元包括：

第四铁电体电容器，具有连接到板线的第一电极和连接到所述位线的第二电极；

第四晶体管，具有连接到所述位线的漏极和连接到基准电位节点的源极；

第五铁电体电容器，具有连接到电源电位节点的第一电极和连接到所述锁存电路部的第二电极；以及

第二电流反射镜电路部，从所述第四铁电体电容器的第二电极汲取由于对所述第四晶体管的电流进行反射而产生的电流。

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