CN103295515B - 显示面板 - Google Patents

Abstract

本发明公开了一种显示面板包括一基板、多个画素、多个扫描线、一下拉控制电路及一闸极驱动电路。画素配置于基板的一显示区域。扫描线配置于基板，分别连接对应的画素。下拉控制电路配置于基板的一外围区域，接收多个频率信号，且具有多个下拉单元以提供多个下拉信号。闸极驱动电路配置于外围区域，且具有多个位移缓存器。这些位移缓存器连接这些扫描线以提供多个闸极驱动信号，且依据这些下拉信号依序拉低这些闸极驱动信号。下拉控制电路与门极驱动电路沿着显示区域的一侧边配置。

Description

显示面板

技术领域发明是有关于一种显示面板，且特别是有关于一种配置有分离式电路架构的显示面板。

背景技术近年来，随着半导体科技蓬勃发展，携带型电子产品及平面显示器产品也随之兴起。基于驱动方式及显示效果，主动式（active）显示面板逐渐被普遍使用。一般而言，主动式显示面板上的画素会透过漏极驱动芯片（Gatedrivingchip）所提供的漏极驱动信号而开启，以设定像素所显示的亮度（或灰阶值）。为了降低液晶显示器的制作成本压低，已有部份厂商提出直接在玻璃基板上利用薄膜晶体管（thinfilmtransistor,TFT）制作成多级位移缓存器（shiftregister），藉以来取代习知所惯用的漏极驱动芯片，以降低平面显示器的制作成本。

在平面显示器中，配置于显示面板上的位移缓存器的电路面积影响了显示面板中配置画素的电路面积，相对地影响平面显示器的整体尺寸以及平面显示器的整体外观。因此，显示器相关业者已纷纷投入窄边框(slimborder)设计的行列中，以使具有相同显示质量的显示器更具有轻薄短小的特性，来满足消费者需求。

发明内容本发明提供一种显示面板，其将漏极驱动电路中的控制单元移出，以降低漏极驱动电路的电路面积，进而缩短显示面板的边框部分。

为实现上述目的，本发明的技术方案为：一种显示面板，其包括：

一基板，具有一显示区域及一外围区域；

多个画素，配置于该显示区域；

多个扫描线，配置于该基板，分别连接对应的画素，并且从该显示区域延伸至该外围区域；

一下拉控制电路，配置于该外围区域，接收多个频率信号，且该下拉控制电路具有多个下拉单元以提供多个第一下拉信号；以及

一漏极驱动电路，配置于该外围区域，且具有多个位移缓存器，所述位移缓存器连接扫描线以提供多个漏极驱动信号，且所述位移缓存器连接该下拉控制电路以接收第一下拉信号，所述位移缓存器依据频率信号以依序导通漏极驱动信号，且分别依据第一下拉信号依序拉低漏极驱动信号；

其中，该下拉控制电路及该漏极驱动电路沿着该显示区域的一侧边配置。

所述频率信号的导通期间彼此部分重叠且不相同。

所述每一位移缓存器包括：

一预充电单元，用以对一内部电压进行预充电；

一电压上拉单元，连接该预充电单元，用以依据该内部电压上拉第i个漏极驱动信号，其中i为一正整数；

一电压下拉单元，接收对应的该第一下拉信号，用以依据对应的该第一下拉信号下拉该内部电压及第i个漏极驱动信号。

进一步，所述预充电单元包括：

一第一晶体管，该第一晶体管的一第一端接收一顺向扫描电压，该第一晶体管的一第二端连接该内部电压，该第一晶体管的一控制端接收第i-1个漏极驱动信号或一启始信号；以及

一第二晶体管，该第二晶体管的一第一端接收一逆向扫描电压，该第二晶体管的一第二端连接该内部电压，该第二晶体管的一控制端接收第i+1个漏极驱动信号。

进一步，所述电压下拉单元包括：

一第三晶体管，该第三晶体管的一第一端连接该内部电压，该第三晶体管的一第二端接收一漏极低电压，该第三晶体管的一控制端接收对应的该第一下拉信号；以及

一第四晶体管，该第四晶体管的一第一端连接第i个漏极驱动信号，该第四晶体管的一第二端接收该漏极低电压，该第四晶体管的一控制端接收对应的该第一下拉信号。

进一步，所述电压上拉单元包括：

一第五晶体管，该第五晶体管的一第一端接收所述频率信号中的一第一频率信号，该第五晶体管的一第二端连接第i个漏极驱动信号，该第五晶体管的一控制端接收该内部电压；以及

一第一电容，连接于该第五晶体管的该第二端及该控制端之间。

更进一步，所述每一下拉单元包括：

一第六晶体管，该第六晶体管的一第一端接收一顺向扫描电压，该第六晶体管的一第二端连接对应的该第一下拉信号，该第六晶体管的一控制端接收该些频率信号中的一第二频率信号；以及

一第七晶体管，该第七晶体管的一第一端接收一逆向扫描电压，该第七晶体管的一第二端连接对应的该第一下拉信号，该第七晶体管的一控制端接收该些频率信号中的一第三频率信号。

所述第一频率信号的导通期间与该第二频率信号的导通期间部分重叠，该第一频率信号的导通期间与该第三频率信号的导通期间部分重叠，且该第一频率信号的相位领先该第二频率信号，该第一频率信号的相位落后该第三频率信号。

所述顺向扫描电压为一漏极高电压及一漏极低电压的其中之一，该逆向扫描电压为该漏极高电压及该漏极低电压的其中另一。

所述每一下拉单元包括：

一第八晶体管，该第八晶体管的一第一端及一控制端接收该些频率信号中的一第四频率信号，该第八晶体管的一第二端连接对应的该第一下拉信号。

所述第一频率信号的导通期间与该第四频率信号的导通期间部分重叠，且该第一频率信号的相位领先该第四频率信号。

所述预充电单元包括：

一第九晶体管，该第九晶体管的一第一端及一控制端接收第i-1个漏极驱动信号，该第九晶体管的一第二端连接该内部电压。

所述下拉单元更提供多个第二下拉信号，且该电压下拉单元接收对应的该第二下拉信号，用以依据对应的该第一下拉信号下拉第i个漏极驱动信号，以及依据对应的该第二下拉信号下拉该内部电压。

进一步，所述电压下拉单元包括：

一第十晶体管，该第十晶体管的一第一端接收对应的该第二下拉信号，该第十晶体管的一第二端接收一漏极低电压，该第十晶体管的一控制端接收该内部电压；以及

一第十一晶体管，该第十一晶体管的一第一端连接该内部电压，该第十一晶体管的一第二端接收该漏极低电压，该第十一晶体管的一控制端接收对应的该第二下拉信号；以及

一第十二晶体管，该第十二晶体管的一第一端连接第i个漏极驱动信号，该第十二晶体管的一第二端接收该漏极低电压，该第十二晶体管的一控制端接收对应的该第一下拉信号。

所述每一下拉单元包括：

一第十三晶体管，该第十三晶体管的一第一端接收一顺向扫描电压，该第十三晶体管的一第二端连接对应的该第一下拉信号，该第十三晶体管的一控制端接收该些频率信号中的一第五频率信号；

一第十四晶体管，该第十四晶体管的一第一端接收一逆向扫描电压，该第十四晶体管的一第二端连接对应的该第一下拉信号，该第十四晶体管的一控制端接收该些频率信号中的一第六频率信号；

一第十五晶体管，该第十五晶体管的一第一端接收该顺向扫描电压，该第十五晶体管的一第二端连接对应的该第二下拉信号，该第十五晶体管的一控制端接收该些频率信号中的一第七频率信号；以及

一第十六晶体管，该第十六晶体管的一第一端接收该逆向扫描电压，该第十六晶体管的一第二端连接对应的该第二下拉信号，该第十六晶体管的一控制端接收该些频率信号中的一第八频率信号；

其中，该第五频率信号、该第六频率信号、该第七频率信号及该第八频率信号的导通期间彼此重叠，且依据相位顺序排列为该第六频率信号、该第七频率信号、该第五频率信号及该第八频率信号。

所述每一下拉单元包括：

一第十七晶体管，该第十七晶体管的一第一端及一控制端接收该些频率信号中的一第九频率信号，该第十七晶体管的一第二端连接对应的该第一下拉信号；以及

一第十八晶体管，该第十八晶体管的一第一端及一控制端接收该些频率信号中的一第十频率信号，该第十八晶体管的一第二端连接对应的该第二下拉信号；

其中，该第九频率信号及该第十频率信号的导通期间为部分重叠。

本发明所述的显示面板，其还包括：

一上拉控制电路，配置于该外围区域，接收该些频率信号，且该下拉控制电路具有多个下拉单元以提供多个上拉信号；

其中，所述位移缓存器分别接收对应的该上拉信号以导通对应的漏极驱动信号，并且该上拉控制电路及该漏极驱动电路沿着该显示区域的该侧边配置。

所述电压上拉单元包括：

一第十九晶体管，该第十九晶体管的一第一端接收对应的该上拉信号，该第十九晶体管的一控制端接收该内部电压；以及

一第二十晶体管，该第二十晶体管的一第一端连接一漏极高电压，该第二十晶体管的一第二端连接第i个漏极驱动信号，该第二十晶体管的一控制端连接该第十九晶体管的一第二端。

所述每一下拉单元包括：

一第二十一晶体管，该第二十一晶体管的一第一端及一控制端接收该些频率信号中的一第十一频率信号，该第二十一晶体管的一第二端连接对应的该上拉信号；

一第二十二晶体管，该第二十二晶体管的一第一端及一控制端接收该些频率信号中的一第十二频率信号；以及

一第二电容，连接于该第二十二晶体管的一第二端与对应的该上拉信号之间；

其中，该第十一频率信号与该第十二频率信号的导通期间为部分重叠，且该第十一频率信号的相位领先该第十二频率信号。

本发明的显示面板，其将漏极驱动电路的移位寄存器中的下拉控制单元移出而成为独立的下拉控制电路，并且将本发明的闸极驱动电路与下拉控制电路沿着显示区域的一侧依序配置，以降低漏极驱动电路的电路面积，以及缩短显示面板的边框部分。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1为本发明实施例1的显示面板的系统示意图；

图2为本发明实施例1的位移缓存器的电路示意图；

图3为本发明实施例1的下拉单元的电路示意图；

图4为本发明实施例1的频率信号与门极驱动信号的波形示意图；

图5为本发明实施例2的位移缓存器的电路示意图；

图6为本发明实施例2的下拉单元的电路示意图；

图7为本发明实施例2的显示面板的系统示意图；

图8为本发明实施例3的位移缓存器的电路示意图；

图9为本发明实施例3的下拉单元的电路示意图；

图10为本发明实施例4的下拉单元的电路示意图；

图11为本发明实施例3的显示面板的系统示意图；

图12为本发明实施例4的位移缓存器的电路示意图；

图13为本发明实施例1的上拉单元的电路示意图；

图14为本发明实施例4的显示面板的系统示意图。

具体实施方式下面结合具体实施方式对本发明作进一步详细的说明：

图1为本发明实施例1的显示面板的系统示意图。请参照图1，在本实施例中，显示面板100包括基板110、多个画素PX、多个扫描线115、漏极驱动电路120_1及120_2、以及下拉控制电路130_1及130_2。基板100具有一显示区域111及外围区域113。画素PX配置于显示区域111内。扫描线115配置于基板100，分别连接对应的画素PX，并且从显示区域111延伸至外围区域113以连接至对应的漏极驱动电路（如120_1、120_2）。

下拉控制电路130_1配置于外围区域113，且接收多个频率信号（在此以4个频率信号CK1L、CK1BL、CK2L及CK2BL），且下拉控制电路130_1具有多个下拉单元131以提供多个第一下拉信号（如D11~D13）。下拉控制电路130_2同样配置于外围区域113，且接收多个频率信号（在此以4个频率信号CK1R、CK1BR、CK2R及CK2BR），以提供多个第一下拉信号（如D21~D23），其中下拉控制电路130_2的电路运作可参照下拉控制电路130_1。在此，下拉控制电路130_1所接收的频率信号CK1L、CK1BL、CK2L及CK2BL的相位可分别领先下拉控制电路130_2所接收的频率信号CK1R、CK1BR、CK2R及CK2BR。

漏极驱动电路120_1配置于外围区域113，且具有多个位移缓存器121。这些位移缓存器121分别连接这些扫描线115的其中之一，以提供多个奇数漏极驱动信号（如G1、G3）至扫描线115。并且，这些位移缓存器121连接下拉控制电路130_1以接收对应的第一下拉信号（如D11~D13）。这些位移缓存器121依据频率信号CK1L、CK1BL、CK2L及CK2BL依序导通奇数漏极驱动信号（如G1、G3），且分别依据这些第一下拉信号（如D11~D13）依序拉低这些奇数漏极驱动信号（如G1、G3）。其中，下拉控制电路130_1与门极驱动电路120_1沿着显示区域111的一左侧边依序配置。

漏极驱动电路120_2配置于外围区域113，且连接这些扫描线115，以提供多个偶数漏极驱动信号（如G2、G4）至扫描线115，且连接下拉控制电路130_2以接收对应的第一下拉信号（如D21~D23）。漏极驱动电路120_2依据频率信号CK1R、CK1BR、CK2R及CK2BR依序导通偶数漏极驱动信号（如G2、G4），且分别依据这些第一下拉信号（如D21~D23）依序拉低这些偶数漏极驱动信号（如G2、G4）。其中，漏极驱动电路120_2的电路运作可参照漏极驱动电路120_1，并且下拉控制电路130_2与门极驱动电路120_2沿着显示区域111的一右侧边依序配置。

依据上述，由于漏极驱动电路120_1及120_2依据第一下拉信号（如D11~D13、D21~D23）来下拉漏极驱动信号（如G1~G4），因此位移缓存器121中用以判断漏极驱动信号（如G1~G4）的下拉时序的电路可移除而不影响位移缓存器121的运作。藉此，漏极驱动电路120_1及120_2的电路面积可缩小，以缩短显示面板的边框部分。

此外，在本实施例中，下拉控制电路130_1配置于漏极驱动电路120_1的下侧，但在其他实施例中，下拉控制电路130_1可配置于漏极驱动电路120_1的上侧，或同时于漏极驱动电路120_1的上下两侧配置下拉控制电路130_1，此可依据本领域通常知识者自行变动。同样地，下拉控制电路130_2除了配置于漏极驱动电路120_2的下侧，亦可配置于漏极驱动电路120_2的上侧，或同时于漏极驱动电路120_2的上下两侧配置下拉控制电路130_2。

图2为本发明实施例1的位移缓存器的电路示意图。请参照图1及图2，在本实施例中，位移缓存器121a是以漏极驱动电路120_1中输出漏极驱动信号G3（对应第i个漏极驱动信号，i为一正整数）的位移缓存器121为例，并且位移缓存器121a假设可进行双向扫描且接收第一下拉信号D12。在本实施例中，位移缓存器121a包括预充电单元210、电压上拉单元220及电压下拉单元230。预充电单元210包括晶体管T1及T2（对应第一晶体管及第二晶体管），电压上拉单元220包括晶体管T5（对应第五晶体管）及电容C1（对应第一电容），电压下拉单元230包括晶体管T3及T4（对应第三晶体管及第四晶体管）。

晶体管T1的源极（对应第一端）接收一顺向扫描电压VF，晶体管T1的汲极（对应第二端）连接内部电压Q，晶体管T1的漏极（对应控制端）接收漏极驱动信号G1（对应第i-1个漏极驱动信号）。晶体管T2的源极（对应第一端）接收一逆向扫描电压VB，晶体管T2的汲极（对应第二端）连接内部电压Q，晶体管T2的漏极（对应控制端）接收漏极驱动信号G5（对应第i+1个漏极驱动信号）。其中，顺向扫描电压VF为漏极高电压（例如15伏特）与门极低电压VGL（例如-10伏特）的其中之一，逆向扫描电压VB为漏极高电压与门极低电压的其中另一。换言之，当显示面板100进行顺向扫描时，顺向扫描电压VF为漏极高电压，逆向扫描电压VB为漏极低电压；当显示面板100进行逆向扫描时，顺向扫描电压VF为漏极低电压，逆向扫描电压VB为漏极高电压。

依据上述，当显示面板100进行顺向扫描且漏极驱动信号G1为导通时，导通的漏极驱动信号G1会透过导通的晶体管T1对内部电压Q进行充电；当显示面板100进行逆向扫描且漏极驱动信号G5为导通时，导通的漏极驱动信号G5会透过导通的晶体管T2对内部电压Q进行充电。因此，预充电单元210可对内部电压Q进行预充电。

晶体管T5的汲极（对应第一端）接收频率信号CK2L（对应第一频率信号），晶体管T5的源极（对应第二端）连接漏极驱动信号G3，晶体管T5的漏极（对应控制端）接收内部电压Q。电容C1连接于晶体管T5的源极与门极之间。因此，电压上拉单元220可依据内部电压Q上拉漏极驱动信号G3。

晶体管T3的汲极（对应第一端）连接收内部电压Q，晶体管T3的源极（对应第二端）接收漏极低电压VGL，晶体管T3的漏极（对应控制端）接收对应的第一下拉信号D12。因此，电压下拉单元230可依据第一下拉信号D12下拉内部电压Q与门极驱动信号G3。

图3为本发明实施例1的下拉单元的电路示意图。请参照图1及图3，在本实施例中，下拉单元131a包括晶体管T6及T7（对应第六晶体管及第七晶体管）。晶体管T6的汲极（对应第一端）接收顺向扫描电压VF，晶体管T6的源极（对应第二端）连接第一下拉信号D12，晶体管T6的漏极（对应控制端）接收频率信号CK1BL（对应第二频率信号）。晶体管T7的汲极（对应第一端）接收逆向扫描电压VB，晶体管T7的源极（对应第二端）连接第一下拉信号D12，晶体管T7的漏极（对应控制端）接收频率信号CK1L（对应第三频率信号）。其中，顺向扫描电压VF及逆向扫描电压VB的设定可参照图3实施例，在此则不再赘述。

图4为本发明实施例1的频率信号与门极驱动信号的波形示意图。请参照图1、图2、图3及图4。在本实施例中，频率信号CK1L、CK1BL、CK2L及CK2BL的导通期间彼此部分重叠且不完全相同，其中频率信号CK1BL可视为频率信号CK1L的反相信号（即相位相差180度），频率信号CK2BL可视为频率信号CK2L的反相信号（即相位相差180度）。在此以显示面板100进行顺向扫描为例说明，显示面板100进行逆向扫描则可自行理解。

当漏极驱动信号G1为导通时，为漏极高电压的顺向扫描电压VF会对内部电压Q进行预充电。当频率信号CK2L为导通时，漏极驱动信号G2的电压准位会被上拉（亦即视为导通）。当频率信号CK1BL为导通时，第一下拉信号D12电压准位会被上拉（亦即视为导通），以致于内部电压Q与门极驱动电压G3的电压准位会被下拉至漏极低电压VGL。依据上述，频率信号CK2L的导通期间与频率信号CK1BL的导通期间部分重叠，CK2L频率信号的导通期间与频率信号CK1L的导通期间部分重叠，且频率信号CK2L的相位领先频率信号CK1BL，频率信号CK2L的相位落后频率信号CK1L。

依据图2的位移缓存器121a，当位移缓存器121a假设为输出漏极驱动信号G1，则晶体管T1的漏极可连接启始信号STVL，以使输出漏极驱动信号G1的位移缓存器121a的预充电单元210可对内部电压进行预充电。

图5为本发明实施例2的另位移缓存器的电路示意图。请参照图1、图2及图5，在本实施例中，位移缓存器121b大致相同位移缓存器121a，且位移缓存器121b假设为进行单向扫描，其中相同或相似组件使用相同或相似标号。位移缓存器121a与121b的不同之处在于位移缓存器121b的预充电单元310，其中预充电单元310包括晶体管T8（对应第九晶体管）。晶体管T8的源极（对应第一端）与门极（对应控制端）接收漏极驱动信号G1，晶体管T8的第二端连接内部电压Q。

图6为本发明实施例2的下拉单元的电路示意图。请参照图1及图6，在本实施例中，下拉单元131b包括晶体管T9（对应第八晶体管）。晶体管T9的汲极（对应第一端）与门极（对应控制端）接收频率信号CK1BL（对应第四频率信号），晶体管T9的源极（对应第二端）连接第一下拉信号D12。依据图4所示，频率信号CK2L的导通期间与频率信号CK1BL的导通期间部分重叠，且频率信号CK2L的相位领先频率信号CK1BL。

图7为本发明实施例2的显示面板的系统示意图。请参照图1及图7，显示面板400大致相同于显示面板100，其不同之处在于漏极驱动电路420_1、420_2及下拉控制电路430_1及430_2，其中相同或相似组件使用相同或相似标号。下拉控制电路430_1具有多个下拉单元431以提供多个第一下拉信号（如D11~D13）及多个第二下拉信号（如D31~D33）至漏极驱动电路420_1，下拉控制电路430_2提供多个第一下拉信号（如D21~D23）及多个第二下拉信号（如D41~D43）至漏极驱动电路420_2，其中下拉控制电路430_2的运作可参照下拉控制电路430_1。

漏极驱动电路420_1具有多个位移缓存器421以提供多个奇数漏极驱动信号（如G1、G3），并且各位移缓存器421依据对应的第一下拉信号（如D11~D13）及对应的第二下拉信号（如D31~D33）下拉对应的奇数漏极驱动信号（如G1、G3）及其内部电压Q。漏极驱动电路420_2用以提供多个偶数漏极驱动信号（如G2、G2），并且漏极驱动电路420_2的运作可参照漏极驱动电路420_1。

图8为本发明实施例3的位移缓存器的电路示意图。请参照图2、图7及图8，位移缓存器421a大致相同于位移缓存器121a，其不同之处在于电压下拉单元530，其中相同或相似组件使用相同或相似标号。在本实施例中，位移缓存器421a假设为接收第一下拉信号D12及第二下拉信号D32，并且位移缓存器421a为输出漏极驱动信号G3。电压下拉单元530包括晶体管T10~T12（对应第十晶体管至第十二晶体管）。

晶体管T10的汲极（对应第一端）接收第二下拉信号D32，晶体管T10的源极（对应第二端）接收漏极低电压VGL，晶体管T10的漏极（对应控制端）接收内部电压Q。晶体管T11的汲极（对应第一端）连接内部电压Q，晶体管T11的源极（对应第二端）接收漏极低电压VGL，晶体管T11的漏极（对应控制端）接收第二下拉信号D32。晶体管T12的汲极（对应第一端）连接漏极驱动信号G3，晶体管T12的源极（对应第二端）接收漏极低电压VGL，晶体管T12的漏极（对应控制端）接收第一下拉信号D12。

图9为本发明实施例3的下拉单元的电路示意图。请参照图7及图8，在本实施例中，下拉单元431a包括晶体管T13~T16（对应第十三晶体管至第十六晶体管）。晶体管T13的汲极（对应第一端）接收顺向扫描电压VF，晶体管T13的源极（对应第二端）连接第一下拉信号D12，晶体管T13的漏极（对应控制端）接收频率信号CK1BL（对应第五频率信号）。晶体管T14的汲极（对应第一端）接收逆向扫描电压VB，晶体管T14的源极（对应第二端）连接第一下拉信号D12，晶体管T14的漏极（对应控制端）接收频率信号CK1L（对应第六频率信号）。

晶体管T15的汲极（对应第一端）接收顺向扫描电压VF，晶体管T15的源极（对应第二端）连接第二下拉信号D32，晶体管T15的漏极（对应控制端）接收频率信号CK2L（对应第五频率信号）。晶体管T16的汲极（对应第一端）接收逆向扫描电压VB，晶体管T16的源极（对应第二端）连接第二下拉信号D32，晶体管T16的漏极（对应控制端）接收频率信号CK2BL（对应第六频率信号）。其中，顺向扫描电压VF及逆向扫描电压VB的设定可参照图3实施例，在此则不再赘述。

图10为本发明实施例4的下拉单元的电路示意图。请参照图8至图10，图8及图9的实施例为应用于双向扫描的移位寄存器，但本实施例的下拉单元431b为应用于单向扫描的移位寄存器，例如将移位寄存器421a的预充电单元210替换为图5所示预充电单元310。下拉单元431b包括晶体管T17及T18（对应第十七晶体管及第十八晶体管）。晶体管T17的汲极（对应第一端）与门极（对应控制端）接收频率信号CK1BL（对应第五频率信号），晶体管T17的源极（对应第二端）连接第一下拉信号D12。晶体管T18的汲极（对应第一端）与门极（对应控制端）接收频率信号CK2L（对应第五频率信号），晶体管T18的源极（对应第二端）连接第二下拉信号D32。依据图4所示，频率信号CK1BL及CK2L的导通期间为部分重叠，且频率信号CK2L的相位领先频率信号CK1BL。

图11为本发明实施例3的显示面板的系统示意图。请参照图1及图11，显示面板600大致相同于显示面板100，其不同之处在于漏极驱动电路620_1、620_2及上拉控制电路630_1及630_2，其中上拉控制电路630_1及630_2配置于外围区域113，并且相同或相似组件使用相同或相似标号。上拉控制电路630_1接收频率信号CK1L、CK1BL、CK2L及CK2BL，上拉控制电路630_2所接收的频率信号CK1R、CK1BR、CK2R及CK2BR。上拉控制电路630_1具有多个上拉单元631以依据频率信号CK1L、CK1BL、CK2L及CK2BL提供多个上拉信号（如U11~U13）至漏极驱动电路620_1，上拉控制电路630_2依据频率信号CK1R、CK1BR、CK2R及CK2BR提供多个上拉信号（如U21~U23）至漏极驱动电路620_2，其中上拉控制电路630_2的运作可参照上拉控制电路630_1。

漏极驱动电路620_1具有多个位移缓存器621以提供多个奇数漏极驱动信号（如G1、G3），并且各位移缓存器621依据对应的第一下拉信号（如D11~D13）下拉对应的奇数漏极驱动信号（如G1、G3）以及依据对应的上拉信号（如U11~U13）上拉对应的奇数漏极驱动信号（如G1、G3），亦即导通对应的奇数漏极驱动信号（如G1、G3）。漏极驱动电路620_2用以提供多个偶数漏极驱动信号（如G2、G2），并且漏极驱动电路620_2的运作可参照漏极驱动电路620_1。

漏极驱动电路620_1及上拉控制电路630_1沿着显示区域111的一左侧边依序配置，漏极驱动电路620_2及上拉控制电路630_2沿着显示区域111的一右侧边依序配置。在本实施例中，上拉控制电路630_1配置于漏极驱动电路620_1的下侧，但在其他实施例中，上拉控制电路630_1可配置于漏极驱动电路620_1的上侧，或同时于漏极驱动电路620_1的上下两侧配置上拉控制电路630_1，此可依据本领域通常知识者自行变动。同样地，上拉控制电路630_2除了配置于漏极驱动电路620_2的下侧，亦可配置于漏极驱动电路620_2的上侧，或同时于漏极驱动电路620_2的上下两侧配置上拉控制电路630_2。

图12为本发明实施例4的位移缓存器的电路示意图。请参照图2、图11及图12，位移缓存器621a大致相同于位移缓存器121a，其不同之处在于电压上拉单元720，其中相同或相似组件使用相同或相似标号。在本实施例中，位移缓存器621a假设为接收第一下拉信号D12及上拉信号U12，并且位移缓存器621a为输出漏极驱动信号G3。电压上拉单元720包括晶体管T19及T20（对应第十九晶体管至第二十晶体管）。

晶体管T19的汲极（对应第一端）接收上拉信号U12，晶体管T19的漏极（对应控制端）接收内部电压Q。晶体管T20的源极（对应第一端）连接漏极高电压VGH，晶体管T20的汲极（对应第二端）连接漏极驱动信号G3，晶体管T20的漏极（对应控制端）连接收晶体管T19的源极（对应第二端）。

图13为本发明实施例1的上拉单元的电路示意图。请参图11及图13，在本实施例中，上拉单元631a包括晶体管T21及T22（对应第二十一晶体管及第二十二晶体管）、以及电容C2（对应第二电容）。晶体管T21的汲极（对应第一端）与门极（对应控制端）接收频率信号CK1L（对应第十一频率信号），晶体管T21的源极（对应第二端）连接上拉信号U12。晶体管T22的汲极（对应第一端）与门极（对应控制端）接收频率信号CK2L（对应第十二频率信号）。电容C2连接于晶体管T22的源极（对应第二端）与上拉信号U12之间。依据图4所示，频率信号CK1L及CK2L的导通期间为部分重叠，且频率信号CK1L的相位领先频率信号CK2L。

图14为本发明实施例4的显示面板的系统示意图。请参照图7、图11及图14，显示面板800大致相同于显示面板600，但将显示面板600的下拉控制电路130_1及130_2替换为图7所示下拉控制电路430_1及430_2，并且主要不同之处在于漏极驱动电路820_1及820_2，其中相同或相似组件使用相同或相似标号。

漏极驱动电路820_1具有多个位移缓存器821以提供多个奇数漏极驱动信号（如G1、G3），并且各位移缓存器821依据对应的第一下拉信号（如D11~D13）及对应的第二下拉信号（如D31~D33）下拉对应的奇数漏极驱动信号（如G1、G3）及其内部电压Q，以及依据对应的上拉信号（如U11~U13）上拉对应的奇数漏极驱动信号（如G1、G3），亦即导通对应的奇数漏极驱动信号（如G1、G3）。漏极驱动电路820_2用以提供多个偶数漏极驱动信号（如G2、G2），并且漏极驱动电路820_2的运作可参照漏极驱动电路820_1。

当位移缓存器821为双向扫描的位移缓存器时，位移缓存器821的电路可参照图8及图12，亦即位移缓存器821的电路会类似将位移缓存器621a的电压下拉单元230替换为位移缓存器421a的电压下拉单元530。或者，当位移缓存器821为单向扫描的位移缓存器时，位移缓存器821的电路可参照图5、图8及图12，亦即位移缓存器821的电路会类似将位移缓存器621a的电压下拉单元230替换为位移缓存器421a的电压下拉单元530且将位移缓存器621a的预充电单元210替换为位移缓存器121b的预充电单元310。

此外，在上述实施例中，漏极驱动电路（如120_1、120_2、420_1、420_2、610_1、610_2、810_1及810_2）为配置于显示区域111的两侧，但在其他实施例中，漏极驱动电路可整合为单一电路且配置于显示区域111的一侧。相对地，下拉控制电路（如130_1、130_2、430_1、430_2）亦可整合为单一电路且配置于显示区域111的一侧，并且上拉控制电路（如630_1、630_2）亦可整合为单一电路且配置于显示区域111的一侧。

综上所述，本发明实施例的显示面板，其将漏极驱动电路的移位寄存器中的下拉控制单元移出而成为独立的下拉控制电路，并且将本发明实施例的漏极驱动电路与下拉控制电路沿着显示区域的一侧依序配置，以降低漏极驱动电路的电路面积，以及缩短显示面板的边框部分。并且，可将移位寄存器中的升压电路移出而成为独立的上拉控制电路，以进一步降低漏极驱动电路的电路面积。

Claims (17)

1.一种显示面板，其特征在于：其包括：

一基板，具有一显示区域及一外围区域；

多个画素，配置于该显示区域；

多个扫描线，配置于该基板，分别连接对应的画素，并且从该显示区域延伸至该外围区域；

一下拉控制电路，配置于该外围区域，接收多个频率信号，且该下拉控制电路具有多个下拉单元以提供多个第一下拉信号；以及

一漏极驱动电路，配置于该外围区域，且具有多个位移缓存器，所述位移缓存器连接扫描线以提供多个漏极驱动信号，且所述位移缓存器连接该下拉控制电路以接收第一下拉信号，所述位移缓存器依据频率信号以依序导通漏极驱动信号，且分别依据第一下拉信号依序拉低漏极驱动信号；

其中，该下拉控制电路及该漏极驱动电路沿着该显示区域的一侧边配置。

2.根据权利要求1所述的显示面板，其特征在于：部分所述频率信号的导通期间彼此部分重叠且不相同。

3.根据权利要求1所述的显示面板，其特征在于：所述每一位移缓存器包括：

一预充电单元，用以对一内部电压进行预充电；

一电压上拉单元，连接该预充电单元，用以依据该内部电压上拉第i个漏极驱动信号，其中i为一正整数；

一电压下拉单元，接收对应的该第一下拉信号，用以依据对应的该第一下拉信号下拉该内部电压及第i个漏极驱动信号。

4.根据权利要求3所述的显示面板，其特征在于：所述电压下拉单元包括：

一第三晶体管，该第三晶体管的一第一端连接该内部电压，该第三晶体管的一第二端接收一漏极低电压，该第三晶体管的一控制端接收对应的该第一下拉信号；以及

一第四晶体管，该第四晶体管的一第一端连接第i个漏极驱动信号，该第四晶体管的一第二端接收该漏极低电压，该第四晶体管的一控制端接收对应的该第一下拉信号。

5.根据权利要求3所述的显示面板，其特征在于：所述电压上拉单元包括：

一第五晶体管，该第五晶体管的一第一端接收所述频率信号中的一第一频率信号，该第五晶体管的一第二端连接第i个漏极驱动信号，该第五晶体管的一控制端接收该内部电压；以及

一第一电容，连接于该第五晶体管的该第二端及该控制端之间。

6.根据权利要求5所述的显示面板，其特征在于：所述每一下拉单元包括：

一第六晶体管，该第六晶体管的一第一端接收一顺向扫描电压，该第六晶体管的一第二端连接对应的该第一下拉信号，该第六晶体管的一控制端接收该些频率信号中的一第二频率信号；以及

一第七晶体管，该第七晶体管的一第一端接收一逆向扫描电压，该第七晶体管的一第二端连接对应的该第一下拉信号，该第七晶体管的一控制端接收该些频率信号中的一第三频率信号。

7.根据权利要求6所述的显示面板，其特征在于：所述第一频率信号的导通期间与该第二频率信号的导通期间部分重叠，该第一频率信号的导通期间与该第三频率信号的导通期间部分重叠，且该第一频率信号的相位领先该第二频率信号，该第一频率信号的相位落后该第三频率信号。

8.根据权利要求6所述的显示面板，其特征在于：所述顺向扫描电压为一漏极高电压及一漏极低电压的其中之一，该逆向扫描电压为该漏极高电压及该漏极低电压的其中另一。

9.根据权利要求5所述的显示面板，其特征在于：所述每一下拉单元包括：

一第八晶体管，该第八晶体管的一第一端及一控制端接收该些频率信号中的一第四频率信号，该第八晶体管的一第二端连接对应的该第一下拉信号。

10.根据权利要求5所述的显示面板，其特征在于：所述第一频率信号的导通期间与该第四频率信号的导通期间部分重叠，且该第一频率信号的相位领先该第四频率信号。

11.根据权利要求3所述的显示面板，其特征在于：所述下拉单元更提供多个第二下拉信号，且该电压下拉单元接收对应的该第二下拉信号，用以依据对应的该第一下拉信号下拉第i个漏极驱动信号，以及依据对应的该第二下拉信号下拉该内部电压。

12.根据权利要求11所述的显示面板，其特征在于：所述电压下拉单元包括：

一第十晶体管，该第十晶体管的一第一端接收对应的该第二下拉信号，该第十晶体管的一第二端接收一漏极低电压，该第十晶体管的一控制端接收该内部电压；以及

一第十一晶体管，该第十一晶体管的一第一端连接该内部电压，该第十一晶体管的一第二端接收该漏极低电压，该第十一晶体管的一控制端接收对应的该第二下拉信号；以及

一第十二晶体管，该第十二晶体管的一第一端连接第i个漏极驱动信号，该第十二晶体管的一第二端接收该漏极低电压，该第十二晶体管的一控制端接收对应的该第一下拉信号。

13.根据权利要求11所述的显示面板，其特征在于：所述每一下拉单元包括：

一第十三晶体管，该第十三晶体管的一第一端接收一顺向扫描电压，该第十三晶体管的一第二端连接对应的该第一下拉信号，该第十三晶体管的一控制端接收该些频率信号中的一第五频率信号；

一第十四晶体管，该第十四晶体管的一第一端接收一逆向扫描电压，该第十四晶体管的一第二端连接对应的该第一下拉信号，该第十四晶体管的一控制端接收该些频率信号中的一第六频率信号；

一第十五晶体管，该第十五晶体管的一第一端接收该顺向扫描电压，该第十五晶体管的一第二端连接对应的该第二下拉信号，该第十五晶体管的一控制端接收该些频率信号中的一第七频率信号；以及

一第十六晶体管，该第十六晶体管的一第一端接收该逆向扫描电压，该第十六晶体管的一第二端连接对应的该第二下拉信号，该第十六晶体管的一控制端接收该些频率信号中的一第八频率信号；

其中，该第五频率信号、该第六频率信号、该第七频率信号及该第八频率信号的导通期间彼此重叠，且依据相位顺序排列为该第六频率信号、该第七频率信号、该第五频率信号及该第八频率信号。

14.根据权利要求11所述的显示面板，其特征在于：所述每一下拉单元包括：

一第十七晶体管，该第十七晶体管的一第一端及一控制端接收该些频率信号中的一第九频率信号，该第十七晶体管的一第二端连接对应的该第一下拉信号；以及

一第十八晶体管，该第十八晶体管的一第一端及一控制端接收该些频率信号中的一第十频率信号，该第十八晶体管的一第二端连接对应的该第二下拉信号；

其中，该第九频率信号及该第十频率信号的导通期间为部分重叠。

15.根据权利要求3所述的显示面板，其特征在于：其还包括：

一上拉控制电路，配置于该外围区域，接收该些频率信号，且该上拉控制电路具有多个上拉单元以提供多个上拉信号；

其中，所述位移缓存器分别接收对应的该上拉信号以导通对应的漏极驱动信号，并且该上拉控制电路及该漏极驱动电路沿着该显示区域的该侧边配置。

16.根据权利要求15所述的显示面板，其特征在于：所述电压上拉单元包括：

一第十九晶体管，该第十九晶体管的一第一端接收对应的该上拉信号，该第十九晶体管的一控制端接收该内部电压；以及

一第二十晶体管，该第二十晶体管的一第一端连接一漏极高电压，该第二十晶体管的一第二端连接第i个漏极驱动信号，该第二十晶体管的一控制端连接该第十九晶体管的一第二端。

17.根据权利要求16所述的显示面板，其特征在于：所述每一上拉单元包括：

一第二十一晶体管，该第二十一晶体管的一第一端及一控制端接收该些频率信号中的一第十一频率信号，该第二十一晶体管的一第二端连接对应的该上拉信号；

一第二十二晶体管，该第二十二晶体管的一第一端及一控制端接收该些频率信号中的一第十二频率信号；以及

一第二电容，连接于该第二十二晶体管的一第二端与对应的该上拉信号之间；

其中，该第十一频率信号与该第十二频率信号的导通期间为部分重叠，且该第十一频率信号的相位领先该第十二频率信号。