CN103280230B - 时钟同步模块及多芯片系统 - Google Patents
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Abstract
本发明一种时钟同步模块包括：一时钟电路、一延时电路、一双向I/O电路、一第一逻辑电路、一第二逻辑电路、一使能端口和一同步端口；所述使能端口分别与所述时钟电路、双向I/O电路和第二逻辑电路电性连接；所述同步端口与所述双向I/O电路电性连接；所述时钟电路分别与所述双向I/O电路和第一逻辑电路电性连接；所述延时电路分别与所述双向I/O电路和第二逻辑电路电性连接；所述双向I/O电路与第一逻辑电路电性连接。本发明克服现有技术中电路需要过多控制信号，占用过多控制器I/O以及芯片管脚的问题，实现只需要一个外部控制信号和两个芯片管脚即可同时完成芯片的使能功能和时钟同步功能。
Description
技术领域
本发明涉及电子技术领域，尤其涉及一种时钟同步模块及多芯片系统。
背景技术
目前已知的时钟同步控制，一般需要两个控制信号（同步时钟信号及同步控制信号），而且必须在电路处于完全工作状态下。通常电路是否工作，还需要一个使能控制信号。这样，就可能需要占用三个芯片管脚，两个外部控制信号。现有技术存在以下缺点：需要过多的控制信号，占用过多控制器I/O以及芯片管脚。
故，需要一种新型时钟同步电路以克服上述问题。
发明内容
本发明的目的在于，提供一种时钟同步模块，其能够克服现有技术中电路需要过多控制信号，占用过多控制器I/O以及芯片管脚的问题，实现只需要一个外部控制信号和两个芯片管脚即可同时完成芯片的使能功能和时钟同步功能。
为实现上述的目的，本发明提供一种时钟同步模块，包括：一时钟电路、一延时电路、一双向I/O电路、一第一逻辑电路、一第二逻辑电路、一使能端口和一同步端口；所述使能端口分别与所述时钟电路、双向I/O电路和第二逻辑电路电性连接；所述同步端口与所述双向I/O电路电性连接；所述时钟电路分别与所述双向I/O电路和第一逻辑电路电性连接；所述延时电路分别与所述双向I/O电路和第二逻辑电路电性连接；所述双向I/O电路与第一逻辑电路电性连接；其中当外部使能信号通过使能端口使时钟同步模块处于工作状态，双向I/O电路置于输出状态，时钟电路通过所述双向I/O电路向同步端口输出时钟信号，并通过第一逻辑电路产生内部时钟信号，同时使能端口通过第二逻辑电路产生内部使能信号；当外部使能信号通过使能端口使时钟同步模块处于关闭状态，双向I/O电路置于输入状态，同步端口输入时钟信号，第一逻辑电路产生内部时钟信号，同时第二逻辑电路产生内部使能信号。
进一步，所述第一逻辑电路和所述第二逻辑电路为相同的逻辑电路。
进一步，所述第一逻辑电路和第二逻辑电路均为与门电路。
进一步，所述第一逻辑电路和所述第二逻辑电路为不同的逻辑电路。
本发明的另一目的在于，提供一种多芯片系统，包括多个芯片；每一所述芯片包括上述的时钟同步模块；每一所述芯片的同步端口彼此相连。
本发明的优点在于，通过内部电路（即时钟电路、延时电路、双向I/O电路）的复用，使得时钟控制管脚（即同步端口）可以具有输出同步时钟和使能芯片的功能；使能管脚（即使能端口）具有芯片使能功能，同时具有主从芯片的选择功能，进而实现多芯片之间的主从时钟同步功能，有效解决现有技术占用过多控制器I/O及芯片管脚的问题。整个时钟同步模块及采用上述时钟同步模块的多芯片系统具有结构简单的特点。
附图说明
图1是本发明所述时钟同步模块的连接示意图；
图2是本发明所述多芯片系统的架构图；
图3是本发明所述时钟同步模块的具体实施例一时的波形示意图；
图4A是本发明所述时钟同步模块的具体实施例二，且无同步信号输入时的波形示意图；
图4B是本发明所述时钟同步模块的具体实施例二，且有同步信号输入时的波形示意图；
图中的标号分别表示：
100、时钟同步模块；
101、时钟电路；102、延时电路；103、双向I/O电路；
104、使能端口；105、同步端口；
106、第一与门电路；107、第二与门电路；
201、第一芯片；202、第二芯片；
203、第一使能端口；204、第二使能端口；
205、第一同步端口；206、第二同步端口。
具体实施方式
下面结合附图对本发明所述时钟同步模块以及多芯片系统的具体实施方式做详细说明。
图1所示为本发明所述时钟同步模块的连接示意图。参见图1所示，所述时钟同步模块100包括一时钟电路101、一延时电路102、一双向I/O电路103、一第一逻辑电路、一第二逻辑电路、一使能端口104和一同步端口10。在本实施方式中，所述第一逻辑电路为第一与门电路106，所述第二逻辑电路为第二与门电路107，即所述第一逻辑电路和第二逻辑电路为相同的逻辑电路，均采用与门电路。而在其他实施方式中，所述第一逻辑电路和第二逻辑电路也可以采用其他不同的逻辑电路（例如或门电路）来实现，表现为工作状态及关闭状态时的输出逻辑电平与采用门电路实现时不相同。下文中的描述是基于所述第一逻辑电路和第二逻辑电路均采用与门电路进行说明的。
所述使能端口104分别与所述时钟电路101、双向I/O电路103和第二与门电路107电性连接。所述同步端口105与所述双向I/O电路103电性连接。所述时钟电路101分别与所述双向I/O电路103和第一与门电路106电性连接。所述延时电路106分别与所述双向I/O电路103和第二与门电路107电性连接。所述双向I/O电路103与第一与门电路106电性连接。其中第一与门电路106用于输出一内部时钟信号，第二与门电路107用于输出一内部使能信号。
当外部使能信号通过使能端口104使时钟同步模块100处于工作状态，双向I/O电路103置于输出状态，时钟电路101通过所述双向I/O电路103向同步端口105输出时钟信号，并通过第一逻辑电路（此处为第一与门电路106）产生内部时钟信号，同时使能端口104通过第二逻辑电路（此处为第二与门电路107）产生内部使能信号；当外部使能信号通过使能端口104使时钟同步模块100处于关闭状态，双向I/O电路103置于输入状态，同步端口105输入时钟信号，第一逻辑电路（此处为第一与门电路106）产生内部时钟信号，同时第二逻辑电路（此处为第二与门电路107）产生内部使能信号。
以下将具体说明其工作原理：其中，设定时钟电路101若处于关闭状态，输出为“1”，若处于工作状态，输出“时钟信号”；设定延时电路102若处于关闭状态，输出为“1”，若处于开启状态，输出为“0”。
参见图3及图1所示，当外部使能信号通过使能端口104使时钟同步模块100处于工作状态时，此时，D端为“0”。双向I/O电路103被置于输出状态，时钟电路101处于工作状态，A端输出时钟信号。延时电路102处于关闭状态，C端输出为“1”。时钟电路101通过双向I/O电路103向同步端口105输出一时钟信号，同时通过第一与门106产生内部时钟信号。使能端口104通过第二与门107产生一内部的使能信号，此时F端输出为“0”，控制其他电路工作。
参见图4A及图1所示，当外部使能信号通过使能端口104使时钟同步模块100处于关闭状态时，此时，D端为“1”。A端输出为“1”。双向I/O电路103被置于输入状态，时钟电路101处于关闭状态。当同步端口105没有时钟信号输入时，延时电路102处于关闭状态，C端输出为“1”。一内部的使能信号控制其他电路处于关闭状态。F端输出为“0”。参见图4B及图1所示，当同步端口105有时钟信号108输入时，输入信号通过双向I/O电路103后，B端输出为“时钟信号”，并且由于A端输出为“1”，再通过第一与门106后，E端输出“时钟信号”，即作为内部时钟信号。延时电路102处于开启状态，C端输出为“0”，通过第二与门电路107后，F端输出为“0”，即产生的一内部的使能信号，以控制其他电路工作。
本发明除了提供一种时钟同步模块之外，还提供一种具有时钟同步功能的多芯片系统。
图2是本发明多芯片系统的架构图。参见图2所示，所述多芯片系统包括：多个芯片；每一所述芯片包括所述的时钟同步模块100；每一所述芯片的同步端口彼此相连；每一所述芯片的使能端口用于接收使能信号。
在本发明具体实施方式中，所述多个芯片包括第一芯片201和第二芯片202。其中，第一芯片201作为主芯片，第二芯片202作为从芯片。第一芯片201和第二芯片202均包括上述的时钟同步模块100。所述第一芯片包括第一使能端口203和第一同步端口205。所述第二芯片包括第二使能端口204和第二同步端口206。所述第一同步端口205和第二同步端口206电性连接。第一使能端口203作为使能管脚，具有芯片的使能（控制激活）功能以及主从芯片的选择功能，进而实现多芯片之间的主从时钟同步功能。第一同步端口205作为时钟控制管脚，可以具有同时输出同步时钟和使能芯片的功能。同样，第二使能端口204也可作为使能管脚，具有芯片的使能功能以及主从芯片的选择功能，进而实现多芯片之间的主从时钟同步功能。第二同步端口206也可作为时钟控制管脚，可以具有同时输出同步时钟和使能芯片的功能。
以下将具体说明其工作原理：
当第一芯片201的第一使能端口203处于工作状态，第二芯片202的第二使能端口204处于关闭状态，此时第一芯片201的第一同步端口205输出一时钟信号，而第二芯片202的第二同步端口206接收时钟信号。若当第一芯片201的第一使能端口203处于不工作状态时，双向I/O电路103处于输入待机状态，而其他电路处于关闭状态。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (5)
1.一种时钟同步模块，其特征在于，包括：一时钟电路、一延时电路、一双向I/O电路、一第一逻辑电路、一第二逻辑电路、一使能端口和一同步端口；
所述使能端口分别与所述时钟电路、双向I/O电路单向电性连接，所述使能端口和第二逻辑电路电性连接；
所述同步端口与所述双向I/O电路电性连接；
所述时钟电路与所述双向I/O电路单向电性连接，所述时钟电路和第一逻辑电路电性连接；
所述延时电路与所述双向I/O电路单向电性连接，所述延时电路和第二逻辑电路电性连接；
所述双向I/O电路与第一逻辑电路电性连接；
其中当外部使能信号通过使能端口使时钟同步模块处于工作状态，双向I/O电路置于输出状态，时钟电路通过所述双向I/O电路向同步端口输出时钟信号，并通过第一逻辑电路产生内部时钟信号，同时使能端口通过第二逻辑电路产生内部使能信号；当外部使能信号通过使能端口使时钟同步模块处于关闭状态，双向I/O电路置于输入状态，同步端口输入时钟信号，第一逻辑电路产生内部时钟信号，同时第二逻辑电路产生内部使能信号。
2.根据权利要求1所述的时钟同步模块，其特征在于，所述第一逻辑电路和所述第二逻辑电路为相同的逻辑电路。
3.根据权利要求2所述的时钟同步模块，其特征在于，所述第一逻辑电路和所述第二逻辑电路均为与门电路。
4.根据权利要求1所述的时钟同步模块，其特征在于，所述第一逻辑电路和所述第二逻辑电路为不同的逻辑电路。
5.一种多芯片系统，其特征在于，包括多个芯片；每一所述芯片包括权利要求1所述的时钟同步模块；每一所述芯片的同步端口彼此相连。
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