CN102419415A

CN102419415A - 一种基于边界扫描电路的tap接口优化电路

Info

Publication number: CN102419415A
Application number: CN2011102549170A
Authority: CN
Inventors: 郭晨光; 张彦龙; 陈雷; 李学武; 王慜; 刘增荣; 武丽帅; 王硕; 徐安文; 文治平
Original assignee: China Aviation Airspace Spaceflight Technology Group Co No9 Academy No772 Research Institute; Mxtronics Corp
Current assignee: China Aviation Airspace Spaceflight Technology Group Co No9 Academy No772 Research Institute; Mxtronics Corp
Priority date: 2011-08-31
Filing date: 2011-08-31
Publication date: 2012-04-18
Anticipated expiration: 2031-08-31
Also published as: CN102419415B

Abstract

本发明介绍了一种基于边界扫描电路的TAP接口优化电路，在不改变优化前测试时钟频率的前提下，将传统TAP接口的四个或者五个PIN脚压缩至一个或者两个，从而利用JTAG控制器实现访问目标IC中边界扫描电路的功能。本发明适用于需要进行串行操作的边界扫描电路中，实现对目标IC的测试、仿真、调试等功能。尤其是对于微控制器、微处理器、混合信号设备等PIN脚数目受限的电路来说，本发明将更具适用性。

Description

一种基于边界扫描电路的TAP接口优化电路

技术领域

本发明涉及一种基于边界扫描电路的TAP接口优化电路，可用于各种具有标准边界扫描功能的电路中，尤其是对于微控制器、微处理器、混合信号设备等PIN脚数目受限的电路来说，本发明将更具适用性。

背景技术

传统的边界扫描电路基本都是在IEEE 1149.1标准的基础上实现的，一些基于IEEE 1149.4、IEEE 1149.5、IEEE 1149.6、IEEE 1532等标准所实现的电路也是以IEEE 1149.1标准为基础，应用于不同领域而又各具特色的边界扫描电路。它们都采用四个或者五个PIN脚结构的TAP接口，包括测试数据输出信号TDO、测试模式选择信号TMS、测试时钟信号TCK、测试数据输入信号TDI以及可选的测试复位信号(异步复位信号)TRST。如图1所示，JTAG控制器通过五个PIN脚实现对目标IC中边界扫描电路的访问。

但是，由于现今的大多数系统皆整合多个IC，并有严格的尺寸限制，因此，必须尽最大可能减少PIN脚及信号控制线数目以便达到加入其它功能PIN脚和(或者)降低封装成本的目的，最终帮助设计人员达到目标IC体积外型的设计目标。而现有的四个或者五个PIN脚结构的TAP接口电路在结构上并不能满足要求。

目前为止，业界已经存在一些TAP(Test Access Port)接口优化技术。新的边界扫描标准IEEE 1149.7于2009年第二季发布，它在IEEE 1149.1标准的基础上通过一种非常复杂的方式实现了将PIN脚数目压缩至两个的目的，但是，接口转换及控制电路过于复杂，硬件开销比较大，必要时还需要引入特定功能的外围设备才能完全实现测试及调试的目的，在性能上不易满足要求。

发明内容

本发明的技术解决问题是：克服现有技术的不足之处，提供一种基于边界扫描电路的TAP接口优化电路，使得在不改变固有测试时钟频率的前提下，将传统TAP接口的四个或者五个PIN脚压缩至一个或者两个。

本发明的技术解决方案是：

一种基于边界扫描电路的TAP接口优化电路，包括发送端和接收端，所述发送端又包括JTAG控制器、数据切换电路、第一双向传输电路和第一TAP状态机；所述接收端又包括边界扫描电路、第二双向传输电路、数据处理电路、第二TAP状态机、上电复位电路、复位同步电路和控制逻辑；

JTAG控制器输出的测试数据输出信号作为数据切换电路的输入信号；JTAG控制器输出的测试模式选择信号同时作为数据切换电路和第一TAP状态机的输入信号；JTAG控制器输出的异步复位信号同时连接到数据切换电路和第一TAP状态机的输入端；外部时钟信号同时连接到JTAG控制器、数据切换电路、第一TAP状态机、数据处理电路、复位同步电路和控制逻辑；第一TAP状态机输出的使能信号输出给数据切换电路，数据切换电路该使能信号进行数据通路切换；

第一双向传输电路通过数据交换信号实现与第二双向传输电路之间的数据交换和传输，第一双向传输电路的输出信号作为JTAG控制器的测试数据输入信号；数据切换电路的一个输出作为第一双向传输电路的输入信号，另一个输出直接连接到第一双向传输电路和第二双向传输电路之间的数据交换信号线上；

在接收端中，上电复位电路为复位同步电路提供上电复位脉冲，复位同步电路还接收第二TAP状态机提供的同步复位信号，第二TAP状态机输出的同步复位信号同时还输入给控制逻辑和数据处理电路；复位同步电路输出使能信号给控制逻辑，同时还输出异步复位信号给边界扫描电路和第二TAP状态机；

第二双向传输电路接收第二TAP状态机的输出使能信号和边界扫描电路的测试数据输出信号，第二双向传输电路的输出信号同时送入数据处理电路和复位同步电路；控制逻辑还接收第一双向传输电路与第二双向传输电路之间的数据交换信号、边界扫描电路的测试数据输出信号、第二TAP状态机的输出使能信号和控制使能信号；第二TAP状态机的控制使能信号同时还输出给数据处理电路；

控制逻辑输出的置位信号、缓冲器使能信号、第一时钟信号和第二时钟信号作为数据处理电路的输入信号，另一个输出作为边界扫描电路和第二TAP状态机的测试时钟信号；数据处理电路的一个输出信号作为边界扫描电路的测试数据输入信号，另一个输出信号同时作为边界扫描电路和第二TAP状态机的测试模式选择信号。

所述第一双向传输电路包括缓冲器、电阻和第一电压比较电路，所述第二双向传输电路包括第一三态缓冲器、电阻第二电压比较电路和下拉电路；

第一双向传输电路的输入信号同时送入缓冲器和第一电压比较电路中，缓冲器的输出经过电阻之后连接到第一电压比较电路，同时作为数据交换信号经过下拉电路处理之后送入第二双向传输电路中的电阻和第二电压比较电路中；第一电压比较电路根据所述数据交换信号决定输出高电平、低电平或者第一双向传输电路的输入信号的反信号；电阻的另一端连接到第一三态缓冲器的输出，第一三态缓冲器的三态控制端连接输入的使能信号，第一三态缓冲器的输入端连接来自边界扫描电路的测试数据输出信号，第二电压比较电路根据数据交换信号决定输出高电平、低电平或者所述边界扫描电路的测试数据输出信号的反信号。

所述电阻和电阻的阻值相同，所述缓冲器和第一三态缓冲器的驱动能力相同。

所述数据切换电路包括第一寄存器、第二寄存器、第二三态缓冲器和第三三态缓冲器；

外部时钟信号同时连接到第一寄存器和第二寄存器的时钟端；JTAG控制器输出的异步复位信号同时连接到第一寄存器和第二寄存器的置位端；JTAG控制器输出的测试数据输出信号和测试模式选择信号分别作为第一寄存器和第二寄存器的数据输入；第一寄存器和第二寄存器的数据输出依次通过第二三态缓冲器和第三三态缓冲器处理后作为数据切换电路的两路输出信号；第一TAP状态机输出的使能信号连接到第二三态缓冲器的三态控制端，其反信号连接到第三三态缓冲器的三态控制端。

所述数据处理电路包括捕获寄存器、第一更新寄存器、第二更新寄存器、第四三态缓冲器和第五三态缓冲器；

第二双向传输电路的输出信号同时作为捕获寄存器和第五三态缓冲器的输入信号，捕获寄存器的输出信号通过第四三态缓冲器送入第一更新寄存器，第五三态缓冲器的输出信号作为第二更新寄存器的输入信号；第一更新寄存器的输出信号作为边界扫描电路的测试数据输入信号，第二更新寄存器的输出信号作为边界扫描电路和第二TAP状态机的测试模式选择信号；外部时钟信号连接到捕获寄存器的时钟端，控制逻辑的输出第二时钟信号和第一时钟信号依次连接到第二更新寄存器和第一更新寄存器的时钟端；TAP状态机输出的同步复位信号同时连接到捕获寄存器和第一更新寄存器的复位端，控制逻辑的输出的置位信号连接到第二更新寄存器置位端；TAP状态机输出的控制使能信号和控制逻辑输出的缓冲器使能信号分别连接到第四三态缓冲器和第五三态缓冲器的三态控制端。

所述控制逻辑包括三输入与门、第一反相器、第二反相器、第一或门、第二或门、第一与门、第二与门、第三与门、第四与门和寄存器；

第二TAP状态机的控制使能信号经过第一反相器同时连接到寄存器和第一与门的输入端，寄存器的输出信号连接到第一与门的另一个输入端，第一与门的输出信号及其反信号还分别连接到第三与门和第四与门的输入端；所述第一与门的输出信号即为缓冲器使能信号；

三输入与门的输入信号包括数据交换信号、所述边界扫描电路的测试数据输出信号的反信号和第二TAP状态机的输出使能信号，三输入与门的输出信号连接到第二或门的输入端；第二TAP状态机的同步复位信号同时连接到寄存器的复位端、第二反相器和第一或门的输入端；第二反相器的输出信号连接到第二或门的另一个输入端，第二或门的输出即为置位信号；

第一或门的另一个输入由复位同步电路输出的使能信号提供，第一或门的输出连接到第二与门的输入端；第二与门的另一个输入为外部时钟信号，外部时钟信号同时连接到了寄存器的时钟端，第二与门输出的测试时钟信号同时连接到第三与门的另一个输入端和第四与门的另一个输入端；第三与门的输出即为第二时钟信号，第四与门的输出即为第一时钟信号。

所述复位同步电路包括状态机和寄存器；

状态机的四个输入分别为第二双向传输电路的输出信号、上电复位脉冲、外部时钟信号和同步复位信号；外部时钟信号的反信号还输入到寄存器的时钟端，上电复位脉冲还输入到寄存器的复位端；状态机的第一输出为异步复位信号，第二输出通过寄存器输出作为控制逻辑的使能信号。

所述状态机的状态转移关系为：

在外部时钟信号的作用下，若上电复位脉冲有效或者同步复位信号为低电平时，状态机由状态进入状态；进入状态之后，若所述第二双向传输电路的输出信号为高电平时，由状态进入状态；进入状态之后，若所述第二双向传输电路的输出信号为高电平时，进入状态，反之则返回状态；进入状态之后，若所述第二双向传输电路的输出信号为高电平时，返回状态，反之则进入状态；进入状态之后，若所述第二双向传输电路的输出信号为低电平时，进入状态，反之则返回状态；进入状态之后，若同步复位信号为高电平，则进入到初始状态，即状态；

所述状态为初始状态，即：状态机的第二输出为低电平，当同步复位信号为高电平时，继续保持初始状态不变；

所述状态：接收所述第二双向传输电路的输出信号，输出的异步复位信号为低电平，当所述第二双向传输电路的输出信号为低电平时，继续保持本状态；

所述状态：接收所述第二双向传输电路的输出信号；

所述状态：状态机的第二输出为高电平，输出的异步复位信号为高电平，当同步复位信号为低电平时，继续保持本状态不变。

本发明与现有技术相比的有益效果是：

1、与基于IEEE 1149.1标准所设计的TAP接口电路结构相比，本发明将PIN脚压缩至一个或者两个(当发送端214和接收端215各自有时钟模块提供时钟时，本发明中外部时钟信号控制线可以省略，此时TAP接口的PIN脚数目为一个)，减少了PIN脚数目以及信号控制线，有助于设计人员达到目标IC体积外型的设计目的，降低了封装成本，或者也可以选择在不改变体积外型的情况下加入其它功能引脚。

2、本发明所使用的测试时钟频率(外部时钟信号)始终和未优化的普通边界扫描电路的测试时钟频率相等，因此本发明方案对测试速率没有影响，不会变慢。

附图说明

图1为一种传统的5-PIN结构JTAG电路实现方案示意图；

图2为本发明提出的TAP接口优化电路实现方案示意图；

图3为本发明数据切换电路的组成示意图；

图4为本发明控制逻辑的组成示意图；

图5A为本发明复位同步电路的组成示意图；

图5B为图5A中状态机的状态转移图；

图6为本发明数据处理电路的组成示意图；

图7为IEEE1149.1标准所规定的TAP状态机的状态转移图；

图8为本发明双向传输电路的组成示意图；

图9为图8中电压比较电路的工作原理示意图；

图10为本发明所设计电路的完整数据流图。

具体实施方式.

图1所示为传统的使用TAP控制器对目标IC中的边界扫描电路进行访问的电路实现方案示意图。该电路由时钟源101、JTAG控制器102、边界扫描电路103、TAP接口104组成。其中，时钟源101为JTAG控制器102提供了外部时钟信号CLK，并且经过JTAG控制器102处理之后生成了目标IC中边界扫描电路103所需的测试时钟信号TCK。JTAG控制器102使用五根JTAG控制线(TDO、TMS、TCK、TDI和TRST)通过TAP接口104实现对目标IC中边界扫描电路103的控制。

图2所示为本发明提出的TAP接口优化电路实现方案示意图，包括发送端214和接收端215，二者通过两条信号控制线(数据交换信号DIO和外部时钟信号CLK)相连。外部时钟信号CLK可以由发送端214或者接收端215中提供的时钟源驱动，也可以由外部时钟源驱动。当发送端214和接收端215各自有时钟模块提供时钟时，本发明中外部时钟信号CLK可以省略，此时目标IC的TAP接口PIN脚数目就可以被压缩至一个，仅剩数据交换信号DIO对应的PIN脚。

所述发送端214又包括JTAG控制器102、数据切换电路201、第一双向传输电路202和第一TAP状态机203；所述接收端215又包括边界扫描电路103、第二双向传输电路206、数据处理电路207、第二TAP状态机208、上电复位电路209、复位同步电路210和控制逻辑211。

JTAG控制器102输出的测试数据输出信号TDO_0作为数据切换电路201的输入信号，JTAG控制器102输出的测试模式选择信号TMS_0同时作为数据切换电路201和第一TAP状态机203的输入信号，JTAG控制器102输出的异步复位信号TRST_0同时连接到数据切换电路201和第一TAP状态机203的输入端；外部时钟信号CLK同时连接到JTAG控制器102、数据切换电路201、第一TAP状态机203、数据处理电路207、复位同步电路210和控制逻辑211；第一TAP状态机203输出的使能信号CE1输出给数据切换电路201，数据切换电路201该使能信号进行数据通路切换；

第一双向传输电路202通过数据交换信号DIO实现与第二双向传输电路206之间的数据交换和传输，第一双向传输电路202的输出信号作为JTAG控制器102的测试数据输入信号TDI_0；数据切换电路201的一个输出OUT1作为第一双向传输电路202的输入信号，另一个输出OUT2直接连接到第一双向传输电路202和第二双向传输电路206之间的数据交换信号DIO线上。

数据切换电路201和第一TAP状态机203的初始化由JTAG控制器102输出的异步复位信号TRST_0来完成。数据切换电路201主要用于并行接收测试数据输出信号TDO_0和测试模式选择信号TMS_0，并根据第一TAP状态机203输出的使能信号CE1进行数据切换，其中：当使能信号CE1为高电平时，OUT1端口的输出有效；当使能信号CE1为低电平时，OUT2端口的输出有效。第一双向传输电路202具有双向数据交换和传输的功能，测试数据可以从OUT1端输入，DIO端输出，也可以从DIO端输入，TDI_0端输出，并且这两种行为可以同时进行。当第一双向传输电路202所在数据通路被选通时，第一双向传输电路202用于配合第二双向传输电路206实现发送端214和接收端215之间的数据交换和传输；当OUT2端所在数据通路被选通时，数据交换信号DIO仅由OUT2端驱动。第一TAP状态机203的功能设计完全依据IEEE1149.1标准，测试模式选择信号TMS_0和外部时钟信号CLK用于第一TAP状态机203的状态转换；使能信号CE1在图7所示的SHIFT-IR、EXIT1-IR、UPDATE-IR、SHIFT-DR、EXIT1-DR、UPDATE-DR六个状态时为高电平，其余状态下为低电平。

在接收端215中，上电复位电路209为复位同步电路210提供上电复位脉冲POR，复位同步电路210还接收第二TAP状态机208提供的同步复位信号RST，第二TAP状态机208输出的同步复位信号RST同时还输入给控制逻辑211和数据处理电路207；复位同步电路210输出使能信号CENA给控制逻辑211，同时还输出异步复位信号TRST给边界扫描电路103和第二TAP状态机208。

第二双向传输电路206接收第二TAP状态机208的输出使能信号OE和边界扫描电路103的测试数据输出信号TDO，第二双向传输电路206的输出信号IN同时送入数据处理电路207和复位同步电路210；控制逻辑211还接收第一双向传输电路202与第二双向传输电路206之间的数据交换信号DIO，边界扫描电路103的测试数据输出信号TDO，第二TAP状态机208的输出使能信号OE和控制使能信号CE2，第二TAP状态机208的控制使能信号CE2同时还输出给数据处理电路207，控制逻辑211输出的置位信号CE20、缓冲器使能信号CE21、第二时钟信号TCK21和第一时钟信号TCK22作为数据处理电路207的输入信号，另一个输出作为边界扫描电路103和第二TAP状态机208的测试时钟信号TCK；数据处理电路207的一个输出信号作为边界扫描电路103的测试数据输入信号TDI，另一个输出信号同时作为边界扫描电路103和第二TAP状态机208的测试模式选择信号TMS。

当目标IC上电时，上电复位电路209能够提供一个短暂的上电复位脉冲POR，用于初始化复位同步电路210，使得异步复位信号TRST变为低电平，从而使第二TAP状态机208处于图7所示的TEST LOGIC RESET状态。该功能也可以通过其他方式实现，比如可以利用目标IC提供的复位信号来代替。复位同步电路210的主要作用有两个，一是当目标IC工作在一个没有发送端214的系统中时，它可以将接收端215保持在复位状态；二是当系统中存在发送端214时，它可以起到数据同步的作用，从而决定数据转换和传输的正确性。控制逻辑211为数据处理电路207提供置位信号CE20、缓冲器使能信号CE21、第一时钟信号TCK21和第二时钟信号TCK22，以及为边界扫描电路103提供测试时钟信号TCK。第二双向传输电路206的工作方式与第一双向传输电路202类似，当第二TAP状态机208的输出使能信号OE为高电平时，数据可以从DIO端输入，IN端输出，也可以从TDO端输入，DIO端输出，并且这两种行为可以同时进行；当输出使能信号OE为低电平时，数据仅可以从DIO端输入，IN端输出。数据处理电路207有两条通路，主要的作用是选择性的接收来自发送端214的数据，以及当其中一条通路关闭时将该通路的数据输出保持为一个恒定值。第二TAP状态机208的功能设计也完全依据IEEE 1149.1标准，测试模式选择信号TMS和外部时钟信号CLK用于第二TAP状态机208的状态转换；异步复位信号TRST用于第二TAP状态机208的异步复位；控制使能信号CE2在图7所示的SELECT-IR、CAPTURE-IR、SHIFT-IR、SELECT-DR、CAPTURE-DR、SHIFT-DR六个状态时为高电平，其余状态下为低电平；输出使能信号OE在图7所示的SHIFT-IR、SHIFT-DR两个状态时为高电平，亦即边界扫描电路103有TDO信号输出时为高电平，其余状态下为低电平；同步复位信号RST在图7所示的TEST LOGIC RESET状态时为低电平，其余状态下为高电平。

图3所示为本发明数据切换电路201的组成示意图，包括第一寄存器301、第二寄存器302、第二三态缓冲器303和第三三态缓冲器304。外部时钟信号CLK同时连接到第一寄存器301和第二寄存器302的时钟端；JTAG控制器102输出的异步复位信号TRST_0同时连接到第一寄存器301和第二寄存器302的置位端；JTAG控制器102输出的测试数据输出信号TDO_0和测试模式选择信号TMS_0分别作为第一寄存器301和第二寄存器302的数据输入；第一寄存器301和第二寄存器302的数据输出依次通过第二三态缓冲器303和第三三态缓冲器304处理后作为数据切换电路201的输出信号；第一TAP状态机203输出的使能信号CE1连接到第二三态缓冲器303的三态控制端，其反信号连接到第三三态缓冲器304的三态控制端。

当异步复位信号TRST_0为低电平时，第一寄存器301和第二寄存器302均被异步置1，且不受外部时钟信号CLK的影响；当异步复位信号TRST_0为高电平时，第一寄存器301和第二寄存器302在外部时钟信号CLK的上升沿分别载入测试数据输出信号TDO_0和测试模式选择信号TMS_0。第二三态缓冲器303和第三三态缓冲器304同时受到第一TAP状态机203输出的使能信号CE1控制，同一时刻下二者只能有一个被选通。当使能信号CE1为高电平时，第二三态缓冲器303被选通，第三三态缓冲器304被关闭，这意味着发送端214中测试数据输出信号TDO_0所在的数据通路被选通；反之，当使能信号CE1为低电平时，发送端214中测试模式选择信号TMS_0所在的数据通路被选通。

图4为本发明控制逻辑211的组成示意图，包括三输入与门401、第一反相器402、第二反相器403、第一或门404、第二或门407、第一与门406、第二与门408、第三与门409、第四与门410和寄存器405。

第二TAP状态机208的控制使能信号CE2经过第一反相器402同时连接到寄存器405和第一与门406的输入端，寄存器405的输出信号连接到第一与门406的另一个输入端，第一与门406的输出信号及其反信号还分别连接到第三与门409和第四与门410的输入端，第一与门406的输出信号即为缓冲器使能信号CE21；

三输入与门401的输入信号包括数据交换信号DIO、所述边界扫描电路103的测试数据输出信号TDO的反信号和第二TAP状态机208的输出使能信号OE，三输入与门401的输出信号cont连接到第二或门407的输入端；第二TAP状态机208的同步复位信号RST同时连接到寄存器405的复位端，第二反相器403和第一或门404的输入端；第二反相器403的输出信号连接到第二或门407的另一个输入端，第二或门407的输出信号即为置位信号CE20；

第一或门404的另一个输入由复位同步电路210输出的使能信号CENA提供，其输出连接到第二与门408的输入端；第二与门408的另一个输入为外部时钟信号CLK，外部时钟信号CLK同时连接到了寄存器405的时钟端，第二与门408输出的测试时钟信号TCK同时连接到第三与门409和第四与门410的另一个输入端；第三与门409的输出即为第二时钟信号TCK21，第四与门410的输出即为第一时钟信号TCK22。

寄存器405在初始化时被同步复位信号RST复位为低电平。当数据交换信号DIO为高电平，边界扫描电路103的测试数据输出信号TDO为低电平，且第二TAP状态机208处于SHIFT-IR或者SHIFT-DR状态时(此时，输出使能信号OE为高电平)，三输入与门401产生的控制信号cont为高电平，于是作用于数据处理电路207中的置位信号CE20变为高电平；其余情况下，cont信号为低电平，将不影响第二或门407的逻辑输出。当cont信号为低电平时，置位信号CE20与第二TAP状态机208输出的同步复位信号RST的值相反。缓冲器使能信号CE21与控制使能信号CE2的反信号有关，其逻辑值等于控制使能信号CE2的反信号及其反信号延迟一个外部时钟信号CLK时钟周期后的与输出。当同步复位信号RST与复位同步电路210输出的使能信号CENA之间任意一个为高电平时，测试时钟信号TCK与外部时钟信号CLK同步；否则，测试时钟信号TCK始终为低电平。当测试时钟信号TCK与外部时钟信号CLK同步时，若缓冲器使能信号CE21或者控制使能信号CE2为高电平，则相应的输出第二时钟信号TCK21或者第一时钟信号TCK22。

图5A为本发明复位同步电路210的组成示意图，所述复位同步电路210包括状态机501和寄存器502。状态机501的四个输入分别为第二双向传输电路206的输出信号IN、上电复位脉冲POR、外部时钟信号CLK和同步复位信号RST；外部时钟信号CLK的反信号还输入到寄存器502的时钟端，上电复位脉冲POR还输入到寄存器502的复位端；状态机501的一个输出为异步复位信号TRST，另一个输出CE通过寄存器502输出作为控制逻辑212的使能信号CENA。状态机501在外部时钟信号CLK的上升沿进行状态转换，寄存器502由外部时钟信号CLK的下降沿触发输出。当上电复位脉冲POR有效时，寄存器502的输出被复位为0。

图5B描述了图5A中状态机501的状态转移关系。所述状态机501的状态转移关系为：

在外部时钟信号CLK的作用下，若上电复位脉冲POR有效或者同步复位信号RST为低电平时，状态机501由状态503进入状态504；进入状态504之后，若所述第二双向传输电路206的输出信号IN为高电平时，由状态504进入状态505；进入状态505之后，若所述第二双向传输电路206的输出信号IN为高电平时，进入状态506，反之则返回状态504；进入状态506之后，若所述第二双向传输电路206的输出信号IN为高电平时，返回状态504，反之则进入状态507；进入状态507之后，若所述第二双向传输电路206的输出信号IN为低电平时，进入状态508，反之则返回状态504；进入状态508之后，若同步复位信号RST为高电平，则进入到初始状态，即状态503；

状态503为初始状态，即：状态机501的输出信号CE为低电平，当同步复位信号RST为高电平时，继续保持初始状态不变；

状态504：接收所述第二双向传输电路206的输出信号IN，输出的异步复位信号TRST为低电平，当所述第二双向传输电路206的输出信号IN为低电平时，继续保持本状态；

状态505：接收所述第二双向传输电路206的输出信号IN；

状态506：接收所述第二双向传输电路206的输出信号IN；

状态507：接收所述第二双向传输电路206的输出信号IN；

状态508：状态机501的输出信号CE为高电平，输出的异步复位信号TRST为高电平，当同步复位信号RST为低电平时，继续保持本状态不变。

基于以上设计，若上电复位脉冲POR有效或者同步复位信号RST为低电平时，状态机501会由状态503进入状态504，并且只要输入信号IN为低电平，状态机501将保持在状态504。在图8和图9的说明中将会提到，当复位同步电路210的异步复位信号TRST为低电平以及双向传输电路206的数据交换信号DIO没有被驱动时，双向传输电路206的输出信号IN将恒为低电平。这样，状态机501将保持在状态504，异步复位信号TRST将恒为低电平，于是接收端215将处于未被激活的复位状态，不能针对目标IC进行工作。

当发送端214和接收端215初次通过数据交换信号DIO和外部时钟信号CLK相连时，由于电性能的影响，电路会产生一些未知的码流序列。这些码流如果不加以控制，则会影响到整个电路工作的正确性，因此需要进行同步。从图5B中可以看出，状态机501只有经过输入信号IN为“1100”的码流序列之后，才可以精确的转换到状态508，接收端215的复位状态才能解除，同步才能被建立。图5B的状态转换可以过滤掉以下三种未知的码流序列：

(1)“010”序列，状态变化过程为：504-505-504；

(2)“01110”序列，状态变化过程为：504-505-506-504；

(3)“011010”序列，状态变化过程为：504-505-506-507-504。

显然，这提供了一种设计思想，亦即如果需要，可以通过更改状态机501的行为来过滤掉更多种类的未知码流序列，从而减小电路同步失败的几率。

当同步建立之后，异步复位信号TRST和状态机输出信号CE变为高电平，接收端215的复位状态被解除。此时，第二TAP状态机208输出的控制使能信号CE2为低电平，则控制逻辑211输出的CE21变为高电平，第五三态缓冲器604被选通，并且时钟信号TCK21开始与测试时钟信号TCK同步。半个外部时钟信号CLK时钟周期之后(下降沿)，使能信号CENA变为高电平，则测试时钟信号TCK的输出开始与外部时钟信号CLK同步。由于“1100”码流序列无法送入第二更新寄存器606，所以JTAG控制器102需要额外的输入一个“0”来触发边界扫描电路103和第二TAP状态机208进入RUN TEST/IDLLE状态。图6中将会介绍到，第二更新寄存器606初始化时输出将会置为高电平，因此第二TAP状态机208将连续输入“10”码流序列，进而从TEST LOGICRESET状态转移至RUN TEST/IDLLE状态。

图6为本发明数据处理电路的组成示意图，包括捕获寄存器602、第一更新寄存器605、第二更新寄存器606、第四三态缓冲器603和第五三态缓冲器604。

第二双向传输电路206的输出信号IN同时作为捕获寄存器602和第五三态缓冲器604的输入信号，捕获寄存器602的输出信号通过第四三态缓冲器603送入第一更新寄存器605，第五三态缓冲器604的输出信号作为第二更新寄存器606的输入；第一更新寄存器605的输出信号作为边界扫描电路103的测试数据输入信号TDI，第二更新寄存器606的输出信号作为边界扫描电路103和第二TAP状态机208的测试模式选择信号TMS；外部时钟信号CLK连接到捕获寄存器602的时钟端，控制逻辑211的输出第二时钟信号TCK21和第一时钟信号TCK22依次连接到第二更新寄存器606和第一更新寄存器605的时钟端；TAP状态机208输出的同步复位信号RST同时连接到捕获寄存器602和第一更新寄存器605的复位端，控制逻辑211输出的置位信号CE20连接到第二更新寄存器606置位端；TAP状态机208输出的控制使能信号CE2和控制逻辑211输出的缓冲器使能信号CE21分别连接到第四三态缓冲器603和第五三态缓冲器604的三态控制端。

初始化的过程中，捕获寄存器602和第一更新寄存器605的输出被同步复位信号RST复位为低电平，第二更新寄存器606的输出被置位信号CE20置位为高电平。捕获寄存器602被外部时钟信号CLK的上升沿触发，第一更新寄存器605和第二更新寄存器606分别被时钟信号TCK22和TCK21的上升沿触发。从之前的分析可以发现，当第二TAP状态机208处于图7所示的SELECT-IR、CAPTURE-IR、SHIFT-IR、SELECT-DR、CAPTURE-DR、SHIFT-DR六个状态时，第四三态缓冲器603被选通，第五三态缓冲器604被关闭；当第二TAP状态机208处于EXIT1-IR或者EXIT1-DR状态时，第四三态缓冲器603和第五三态缓冲器604均被关闭；其余状态下，第五三态缓冲器604被选通，第四三态缓冲器603被关闭。当信号cont为高电平时，第二更新寄存器606的输出被置位信号CE20置位为高电平，一个外部时钟信号CLK时钟周期之后，第五三态缓冲器604被选通，第二时钟信号TCK21开始有时钟输入。这相当于在信号cont为高电平之后的两个测试时钟信号TCK时钟周期之内，第二更新寄存器606为边界扫描电路103提供了两个高电平的测试模式选择信号TMS。之后，第二更新寄存器606就可以从发送端214的测试模式选择信号TMS_0数据通路接收数据了。

图8为本发明双向传输电路的组成示意图，所述第一双向传输电路202包括缓冲器801、电阻805和第一电压比较电路803，所述第二双向传输电路206包括第一三态缓冲器802、电阻806第二电压比较电路804和下拉电路807。

第一双向传输电路202的输入信号OUT1同时送入缓冲器801和第一电压比较电路803中，缓冲器801的输出经过电阻805之后连接到第一电压比较电路803，同时作为数据交换信号DIO经过下拉电路807处理之后送入第二双向传输电路206中的电阻806和第二电压比较电路804中；第一电压比较电路803根据所述数据交换信号DIO决定输出高电平、低电平或者第一双向传输电路202的输入信号OUT1的反信号；电阻806的另一端连接到第一三态缓冲器802的输出，第一三态缓冲器802的三态控制端连接输入的输出使能信号OE，第一三态缓冲器802的输入端连接来自边界扫描电路103的测试数据输出信号TDO，第二电压比较电路804根据数据交换信号DIO决定输出高电平、低电平或者所述边界扫描电路103的测试数据输出信号TDO的反信号。

所述电阻805和电阻806的阻值相同，所述缓冲器801和第一三态缓冲器802的驱动能力相同。这样设计的好处是，当输出使能信号OE为低电平时，数据交换信号DIO仅被缓冲器801驱动，其值与OUT1端的信号值相等；当输出使能信号OE为高电平时，数据交换信号DIO同时被缓冲器801和三态缓冲器802驱动，如果OUT1端和TDO端的信号均为高电平，则数据交换信号DIO也被驱动为高电平；如果OUT1端和TDO端的信号均为低电平，则数据交换信号DIO也被驱动为低电平；如果OUT1端和TDO端的信号互反，则数据交换信号DIO被驱动为中间电平MID。下拉电路807的驱动能力较弱，当所述数据交换信号DIO未被发送端214或者接收端215驱动时，才能将其下拉至低电平，从而使得复位同步电路210的状态机501保持在状态504。

图9为第一电压比较电路803或第二电压比较电路804的工作原理示意图，整个电路由第一偏置电流源902、第二偏置电流源903、P沟道晶体管901、N沟道晶体管904、多路选择器905、缓冲器906和反相器907组成。数据交换信号DIO连接P沟道晶体管901和N沟道晶体管904的栅极，用于控制其开关；中间信号S0和S1用于多路选择器905的输出选择；第一偏置电流源902处于P沟道晶体管901和地GND之间，第二偏置电流源903处于N沟道晶体管904和电源VDD之间；输入信号OUT1或者TDO经过反相器907连接至多路选择器905的一个输入端，多路选择器905的另外两个输入端分别与高电平HIGH和低电平LOW相连；多路选择器905的输出信号经过缓冲器906驱动后输出，且输出的测试数据输入信号TDI_0对应第一电压比较电路803，第一捕获寄存器206的输入信号IN对应第二电压比较电路804。

当数据交换信号DIO为高电平HIGH时，P沟道晶体管901截止，N沟道晶体管904导通，对应信号S0被N沟道晶体管904下拉至低电平LOW，信号S1被第一偏置电流源902下拉至低电平LOW，因此多路选择器的输出为高电平HIGH；当数据交换信号DIO为低电平LOW时，P沟道晶体管901导通，N沟道晶体管904截止，对应信号S0被第二偏置电流源903上拉至高电平HIGH，信号S1被P沟道晶体管904上拉至高电平HIGH，因此多路选择器的输出为低电平LOW；当数据交换信号DIO为中间电平MID时，这意味着P沟道晶体管901和N沟道晶体管904均导通，则信号S1被P沟道晶体管904上拉至高电平HIGH，信号S0被N沟道晶体管904下拉至低电平LOW，因此多路选择器905的输出为输入信号OUT1(或者TDO)的反信号。显然，当数据交换信号DIO仅由OUT2端信号驱动时，不可能出现中间电平MID的情况，输出信号IN的值与数据交换信号DIO的值相同。

结合对图8和图9的分析可以看出，当第二TAP状态机208处于SHIFT-IR或者SHIFT-DR状态时(此时，输出使能信号OE信号为高电平)，图8所示电路的逻辑真值表如下表所示，数据双向交换的正确性得以保证。并且，当输出使能信号OE为高电平时，如果数据交换信号DIO为高电平，边界扫描电路103的测试数据输出信号TDO为低电平，则数据交换信号DIO必然由OUT2端输出的信号来驱动，于是会在控制逻辑211中产生电平为高的信号cont。本发明利用这一特点，将JTAG控制器102测试以及指令码流控制为“0D_N-1D_N-2……D₁D₀0”，长度为N+2，并且将图6中的第一更新寄存器605初始化时置0。当第一更新寄存器605中的0从接收端215中的测试数据输出信号TDO移位输出时，发送端214恰好由OUT2端输出的信号来驱动数据交换信号DIO，且第一TAP状态机203的上一个状态为EXIT1-IR或者EXIT1-DR，因此该时刻下数据交换信号DIO为高电平。本发明利用这一特点的惟一性，在cont信号为高电平的一个时钟周期内，将第二更新寄存器606置1，同时测试码流中的D_N-1在该周期内刚好移入第一更新寄存器605。于是在下一个时钟周期内，第二TAP状态机208转换到EXIT1-IR或者EXIT1-DR状态，最终达到了数据处理电路207为边界扫描电路103提供正确的测试数据输入信号TDI和测试模式选择信号TMS的目的。并且，第二更新寄存器606中的1将由第二时钟信号TCK21的上升沿触发输出，发送端214切换为测试模式选择信号所处的数据通路。不定值“X”表示当前状态下，数据任意。

OUT1	TDI_0	DIO	IN	TDO	OE
						LOW	LOW	LOW	LOW	LOW	HIGH
LOW	HIGH	MID	LOW	HIGH	HIGH
						HIGH	LOW	MID	HIGH	LOW	HIGH
HIGH	HIGH	HIGH	HIGH	HIGH	HIGH
						LOW	X	LOW	LOW	X	LOW
HIGH	X	HIGH	HIGH	X	LOW

图10以测试数据码流的移入为例，描述了图2所示电路的一个完整的工作流程。JTAG控制器102输出的测试码流为“0D_N-1D_N-2……D₁D₀0”，其中有效测试数据为“D_N-1D_N-2……D₁D₀”。

在1001时间段，发送端214和接收端215还未连接，数据交换信号DIO还未被外部驱动。接收端215已经被初始化，并且状态机501处于状态504，TRST为低电平。假设此时外部时钟信号CLK已经被某个时钟源驱动，则在外部时钟信号CLK的上升沿，输出的IN信号受到上拉电路807的驱动恒为低电平。即使输入信号IN有短暂的跳变，状态机501仍然会回到状态504。

在1002时间段，发送端214和接收端215刚开始连接物理连接，并且由于电性能的影响会生成一些未知的码流序列。这些码流序列会阻止同步的顺利完成。因此，从时间段1003开始，只有连续输入“1100”码流序列(1004)，状态机501才可以精确地转换到状态508。异步复位信号TRST和信号CE变为高电平，接收端215复位状态被解除。半个外部时钟信号CLK时钟周期之后，测试时钟信号TCK开始有效。需要注意的是，由于测试时钟信号TCK在同步之后才有效，因此码流序列(1004)之后需要额外输入一个0，才能顺利完成第二TAP状态机208的状态转换，这一点之前已经提到过。

引入码流序列(1004)之后，第一TAP状态机203最终进入RUNTEST/IDLE状态，而第二TAP状态机208在额外输入一个0之后也将顺利完成状态转换。通过控制测试模式选择信号TMS_0的值，第一TAP状态机203从RUN TEST/IDLE状态转换至SHIFT-DR状态，JTAG控制器102开始输出测试码流“0D_N-1D_N-2……D₁D₀0”(1007)，并且在EXIT1-DR状态输出MSB(0)。不定值“X”表示在当前状态下，测试数据输出信号TDO_0任意。第一TAP状态机203的引入主要是为了配合第二TAP状态机208实现数据传输的控制以及状态指示功能，因此进入UPDATE-DR(或者UPDATE-IR)状态之后，数据并不会进行真正意义上的更新。本发明为了实现状态的正确转换，有效测试数据“D_N-1D_N-2……D₁D₀”需一次性输入给边界扫描电路103，而不能实现如同IEEE 1149.1标准中所规定的测试数据没有完整的输入之前还可以修改的功能，因此PAUSE和EXIT2状态在本发明中将不会使用。

相较而言，第二TAP状态机208比第一TAP状态机203落后两个状态，测试数据输入信号TDI比测试数据输出信号TDO_0落后3个外部时钟信号CLK时钟周期。当第二TAP状态机208从SHIFT-DR状态转移到EXIT1-DR状态时，实际输入边界扫描电路103的数据为1011序列“D_N-1D_N-2……D₁D₀00”，输出为1012序列“00D_N-1’D_N-2’……D₁’D₀’”，TDI_0接收到的是1008序列“X0D_N-1’D_N-2’……D₁’D₀’”，未知态X的出现是由于此时接收端214已经切换到测试模式选择信号传输通路，是否正确接收数据已经意义不大了。从图中可以看出，当第二TAP状态机208将要进入EXIT1-DR状态时，TDO输出为0，而此时发送端214的测试模式选择信号通路被选通，数据交换信号DIO被高电平驱动，则三输入与门401输出的信号cont变为高电平，第二更新寄存器606被置1，输出的测试模式选择信号TMS在两个TCK周期之内为1022序列“11”。

第二时钟信号TCK21在1014和1015时间段有效，这样可以保证数据采样的正确性；而在1014和1015时间段之间恒为0，这样可以确保该时刻下第二更新寄存器606不受输入数据的干扰而恒定输出0值。第一时钟信号TCK22仅在1016时间段有效，因为此时第一更新寄存器605提供的TDI数据完整的包含了边界扫描电路103所需要的数据。

当操作完成之后，如果需要继续测试，无需进行再次同步。同IEEE 1149.1标准所规定的，连续输入五个高电平的测试模式选择信号TMS，两个TAP状态机即可重新恢复到TEST LOGIC RESET状态。

Claims

1.一种基于边界扫描电路的TAP接口优化电路，其特征在于包括发送端214和接收端215，所述发送端214又包括JTAG控制器102、数据切换电路201、第一双向传输电路202和第一TAP状态机203；所述接收端215又包括边界扫描电路103、第二双向传输电路206、数据处理电路207、第二TAP状态机208、上电复位电路209、复位同步电路210和控制逻辑211；

JTAG控制器102输出的测试数据输出信号作为数据切换电路201的输入信号；JTAG控制器102输出的测试模式选择信号同时作为数据切换电路201和第一TAP状态机203的输入信号；JTAG控制器102输出的异步复位信号同时连接到数据切换电路201和第一TAP状态机203的输入端；外部时钟信号同时连接到JTAG控制器102、数据切换电路201、第一TAP状态机203、数据处理电路207、复位同步电路210和控制逻辑211；第一TAP状态机203输出的使能信号输出给数据切换电路201，数据切换电路201该使能信号进行数据通路切换；

第一双向传输电路202通过数据交换信号实现与第二双向传输电路206之间的数据交换和传输，第一双向传输电路202的输出信号作为JTAG控制器102的测试数据输入信号；数据切换电路201的一个输出作为第一双向传输电路202的输入信号，另一个输出直接连接到第一双向传输电路202和第二双向传输电路206之间的数据交换信号线上；

在接收端215中，上电复位电路209为复位同步电路210提供上电复位脉冲，复位同步电路210还接收第二TAP状态机208提供的同步复位信号，第二TAP状态机208输出的同步复位信号同时还输入给控制逻辑211和数据处理电路207；复位同步电路210输出使能信号给控制逻辑211，同时还输出异步复位信号给边界扫描电路103和第二TAP状态机208；

第二双向传输电路206接收第二TAP状态机208的输出使能信号和边界扫描电路103的测试数据输出信号，第二双向传输电路206的输出信号同时送入数据处理电路207和复位同步电路210；控制逻辑211还接收第一双向传输电路202与第二双向传输电路206之间的数据交换信号、边界扫描电路103的测试数据输出信号、第二TAP状态机208的输出使能信号和控制使能信号；第二TAP状态机208的控制使能信号同时还输出给数据处理电路207；

控制逻辑211输出的置位信号、缓冲器使能信号、第一时钟信号和第二时钟信号作为数据处理电路207的输入信号，另一个输出作为边界扫描电路103和第二TAP状态机208的测试时钟信号；数据处理电路207的一个输出信号作为边界扫描电路103的测试数据输入信号，另一个输出信号同时作为边界扫描电路103和第二TAP状态机208的测试模式选择信号。

2.根据权利要求1所述的一种基于边界扫描电路的TAP接口优化电路，其特征在于：所述第一双向传输电路202包括缓冲器801、电阻805和第一电压比较电路803，所述第二双向传输电路206包括第一三态缓冲器802、电阻806第二电压比较电路804和下拉电路807；

第一双向传输电路202的输入信号同时送入缓冲器801和第一电压比较电路803中，缓冲器801的输出经过电阻805之后连接到第一电压比较电路803，同时作为数据交换信号经过下拉电路807处理之后送入第二双向传输电路206中的电阻806和第二电压比较电路804中；第一电压比较电路803根据所述数据交换信号决定输出高电平、低电平或者第一双向传输电路202的输入信号的反信号；电阻806的另一端连接到第一三态缓冲器802的输出，第一三态缓冲器802的三态控制端连接输入的使能信号，第一三态缓冲器802的输入端连接来自边界扫描电路103的测试数据输出信号，第二电压比较电路804根据数据交换信号决定输出高电平、低电平或者所述边界扫描电路103的测试数据输出信号的反信号。

3.根据权利要求2所述的一种基于边界扫描电路的TAP接口优化电路，其特征在于：所述电阻805和电阻806的阻值相同，所述缓冲器801和第一三态缓冲器802的驱动能力相同。

4.根据权利要求1所述的一种基于边界扫描电路的TAP接口优化电路，其特征在于：所述数据切换电路201包括第一寄存器301、第二寄存器302、第二三态缓冲器303和第三三态缓冲器304；

外部时钟信号同时连接到第一寄存器301和第二寄存器302的时钟端；JTAG控制器102输出的异步复位信号同时连接到第一寄存器301和第二寄存器302的置位端；JTAG控制器102输出的测试数据输出信号和测试模式选择信号分别作为第一寄存器301和第二寄存器302的数据输入；第一寄存器301和第二寄存器302的数据输出依次通过第二三态缓冲器303和第三三态缓冲器304处理后作为数据切换电路201的两路输出信号；第一TAP状态机203输出的使能信号连接到第二三态缓冲器303的三态控制端，其反信号连接到第三三态缓冲器304的三态控制端。

5.根据权利要求1所述的一种基于边界扫描电路的TAP接口优化电路，其特征在于：所述数据处理电路207包括捕获寄存器602、第一更新寄存器605、第二更新寄存器606、第四三态缓冲器603和第五三态缓冲器604；

第二双向传输电路206的输出信号同时作为捕获寄存器602和第五三态缓冲器604的输入信号，捕获寄存器602的输出信号通过第四三态缓冲器603送入第一更新寄存器605，第五三态缓冲器604的输出信号作为第二更新寄存器606的输入信号；第一更新寄存器605的输出信号作为边界扫描电路103的测试数据输入信号，第二更新寄存器606的输出信号作为边界扫描电路103和第二TAP状态机208的测试模式选择信号；外部时钟信号连接到捕获寄存器602的时钟端，控制逻辑211的输出第二时钟信号和第一时钟信号依次连接到第二更新寄存器606和第一更新寄存器605的时钟端；TAP状态机208输出的同步复位信号同时连接到捕获寄存器602和第一更新寄存器605的复位端，控制逻辑211的输出的置位信号连接到第二更新寄存器606置位端；TAP状态机208输出的控制使能信号和控制逻辑211输出的缓冲器使能信号分别连接到第四三态缓冲器603和第五三态缓冲器604的三态控制端。

6.根据权利要求1所述的一种基于边界扫描电路的TAP接口优化电路，其特征在于：所述控制逻辑211包括三输入与门401、第一反相器402、第二反相器403、第一或门404、第二或门407、第一与门406、第二与门408、第三与门409、第四与门410和寄存器405；

第二TAP状态机208的控制使能信号经过第一反相器402同时连接到寄存器405和第一与门406的输入端，寄存器405的输出信号连接到第一与门406的另一个输入端，第一与门406的输出信号及其反信号还分别连接到第三与门409和第四与门410的输入端；所述第一与门406的输出信号即为缓冲器使能信号；

三输入与门401的输入信号包括数据交换信号、所述边界扫描电路103的测试数据输出信号的反信号和第二TAP状态机208的输出使能信号，三输入与门401的输出信号连接到第二或门407的输入端；第二TAP状态机208的同步复位信号同时连接到寄存器405的复位端、第二反相器403和第一或门404的输入端；第二反相器403的输出信号连接到第二或门407的另一个输入端，第二或门407的输出即为置位信号；

第一或门404的另一个输入由复位同步电路210输出的使能信号提供，第一或门404的输出连接到第二与门408的输入端；第二与门408的另一个输入为外部时钟信号，外部时钟信号同时连接到了寄存器405的时钟端，第二与门408输出的测试时钟信号同时连接到第三与门409的另一个输入端和第四与门410的另一个输入端；第三与门409的输出即为第二时钟信号，第四与门410的输出即为第一时钟信号。

7.根据权利要求1所述的一种基于边界扫描电路的TAP接口优化电路，其特征在于：所述复位同步电路210包括状态机501和寄存器502；

状态机501的四个输入分别为第二双向传输电路206的输出信号、上电复位脉冲、外部时钟信号和同步复位信号；外部时钟信号的反信号还输入到寄存器502的时钟端，上电复位脉冲还输入到寄存器502的复位端；状态机501的第一输出为异步复位信号，第二输出通过寄存器502输出作为控制逻辑212的使能信号。

8.根据权利要求7所述的一种基于边界扫描电路的TAP接口优化电路，其特征在于：所述状态机501的状态转移关系为：

在外部时钟信号的作用下，若上电复位脉冲有效或者同步复位信号为低电平时，状态机501由状态503进入状态504；进入状态504之后，若所述第二双向传输电路206的输出信号为高电平时，由状态504进入状态505；进入状态505之后，若所述第二双向传输电路206的输出信号为高电平时，进入状态506，反之则返回状态504；进入状态506之后，若所述第二双向传输电路206的输出信号为高电平时，返回状态504，反之则进入状态507；进入状态507之后，若所述第二双向传输电路206的输出信号为低电平时，进入状态508，反之则返回状态504；进入状态508之后，若同步复位信号为高电平，则进入到初始状态，即状态503；

所述状态503为初始状态，即：状态机501的第二输出为低电平，当同步复位信号为高电平时，继续保持初始状态不变；

所述状态504：接收所述第二双向传输电路206的输出信号，输出的异步复位信号为低电平，当所述第二双向传输电路206的输出信号为低电平时，继续保持本状态；

所述状态505：接收所述第二双向传输电路206的输出信号；

所述状态506：接收所述第二双向传输电路206的输出信号；

所述状态507：接收所述第二双向传输电路206的输出信号；

所述状态508：状态机501的第二输出为高电平，输出的异步复位信号为高电平，当同步复位信号为低电平时，继续保持本状态不变。