CN219552990U - 一种原型验证平台的电路结构 - Google Patents
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Abstract
本实用新型提供一种原型验证平台的电路结构，包括：第一FPGA芯片、闪存芯片以及第二FPGA芯片；第一FPGA芯片的测试数据串行输入引脚与所述闪存芯片的测试数据串行输出引脚连接；第二FPGA芯片的测试数据串行输出引脚与闪存芯片的测试数据串行输入引脚连接；第一FPGA芯片的测试模式选择引脚、闪存芯片的测试模式选择引脚以及第二FPGA芯片的测试模式选择引脚均与测试模式选择信号线电连接；第一FPGA芯片的测试时钟引脚、闪存芯片的测试时钟引脚以及第二FPGA芯片的测试时钟引脚均与测试时钟信号线电连接；与第一FPGA芯片电连接的至少两个JTAG接口，第一JTAG接口接收硬件电路配置信息，第二JTAG接口接收软件代码调试信号。本实用新型可以加快芯片开发速度，提高流片成功率。
Description
技术领域
本实用新型涉及集成电路技术领域，特别是指一种原型验证平台的电路结构。
背景技术
随着芯片设计规模的增大，芯片的功能日趋复杂，芯片的验证阶段占据了整个芯片开发的大部分时间。为了缩短验证时间，在传统的仿真验证的基础上涌现了许多新的验证手段，FPGA(现场可编程门阵列)的原型验证为芯片的原型验证提供了巨大的发挥空间，然而面对复杂的芯片系统，传统的验证方法和单一的验证技术已经不能满足设计的要求。
实用新型内容
本实用新型要解决的技术问题是提供一种原型验证平台的电路结构，可以加快芯片开发速度，提高流片成功率。
为解决上述技术问题，本实用新型的技术方案如下：
一种原型验证平台的电路结构，包括：第一现场可编程门阵列FPGA芯片、闪存芯片以及第二FPGA芯片；
第一FPGA芯片的测试数据串行输入引脚与所述闪存芯片的测试数据串行输出引脚电连接；
所述第二FPGA芯片的测试数据串行输出引脚与所述闪存芯片的测试数据串行输入引脚电连接；
所述第一FPGA芯片的测试模式选择引脚、闪存芯片的测试模式选择引脚以及第二FPGA芯片的测试模式选择引脚均与测试模式选择信号线TMS电连接；
所述第一FPGA芯片的测试时钟引脚、闪存芯片的测试时钟引脚以及第二FPGA芯片的测试时钟引脚均与测试时钟信号线电连接；
与所述第一FPGA芯片电连接的至少两个联合测试行动小组接口JTAG接口，至少两个JTAG接口中的第一JTAG接口用于接收上位机发送的验证芯片的硬件电路配置信息，至少两个JTAG接口中的第二JTAG接口用于接收上位机发送的验证芯片的软件代码调试信号。
可选的，所述第一FPGA芯片的数据输出引脚与数据信号输出线电连接，所述第一FPGA芯片的时钟引脚与所述第二FPGA芯片的时钟引脚电连接，且均与系统时钟信号线电连接。
可选的，所述第二FPGA芯片的时钟引脚与所述闪存芯片的时钟引脚电连接，所述闪存芯片的时钟引脚与所述系统时钟信号线电连接。
可选的，所述第二FPGA芯片的数据输入引脚与所述闪存芯片的数据输出引脚电连接，所述第二FPGA芯片的数据输出引脚与所述第一FPGA芯片的数据输入引脚电连接。
可选的，所述第一FPGA芯片的启动控制引脚和所述第二FPGA芯片的启动控制引脚均与启动控制信号线电连接，所述闪存芯片的片选使能输入引脚与启动控制信号线电连接，所述启动控制信号线通过电感与预设电压电连接；
所述第一FPGA芯片的配置逻辑异步复位引脚与所述第二FPGA芯片的配置逻辑异步复位引脚电连接，且均与配置逻辑异步复位信号线电连接；所述闪存芯片的驱动输出引脚与所述配置逻辑异步复位信号线电连接。
可选的，所述第一FPGA芯片的开路漏极输出引脚与所述第二FPGA芯片的开路漏极输出引脚电连接，且均与开路漏极输出信号线电连接。
可选的，原型验证平台的电路结构，还包括：与所述第一FPGA芯片电连接的扩展输入/输出接口板，所述扩展输入/输出接口板具有至少一个输入/输出接口。
可选的，原型验证平台的电路结构，还包括：与所述第一FPGA芯片电连接的时钟单元；
所述时钟单元包括：D触发器、时钟源、复用器以及与门；
其中，所述与门的第一输入端输入第一信号，第二输入端输入第二信号，所述与门的输出端与所述复用器的选择端电连接；
所述复用器的第一输入端输入第三信号，所述复用器的第二输入端与所述D触发器的Q输出端电连接，所述复用器的输出端与所述D触发器的D输入端电连接；
所述D触发器的时钟端连接时钟源。
可选的，原型验证平台的电路结构，还包括：与所述第一FPGA芯片电连接的复位单元；所述复位单元与系统复位电路电连接。
可选的，原型验证平台的电路结构，还包括：与所述第一FPGA芯片电连接的静态随机存储器。
本实用新型的上述方案至少包括以下有益效果：
本实用新型的上述方案，通过双FPGA芯片对相关芯片进行验证，即通过第一FPGA芯片、闪存芯片以及第二FPGA芯片对相关芯片进行验证，其中，第一FPGA芯片与相关芯片进行连接，第二FPGA芯片作为第一FPGA芯片的从芯片，在对相关芯片进行验证中，以实现对相关芯片的至少一部分功能验证，提高对相关芯片的验证效率，可以加快芯片开发速度，提高流片成功率。
附图说明
图1是本实用新型的原型验证平台的电路结构示意图；
图2是本实用新型的原型验证平台的电路结构的第一FPGA芯片所在电路板的示意图；
图3是本实用新型的与第一FPGA芯片连接的时钟单元的结构示意图；
图4是本实用新型的原型验证平台可验证的系统芯片SOC电路架构示意图。
具体实施方式
下面将参照附图更详细地描述本公开的示例性实施例。虽然附图中显示了本公开的示例性实施例，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
如图1所示，本实用新型的实施例提出一种原型验证平台的电路结构，包括：第一现场可编程门阵列FPGA芯片、闪存芯片以及第二FPGA芯片；
第一FPGA芯片的测试数据串行输入引脚TDI与所述闪存芯片的测试数据串行输出引脚TDO电连接；
所述第二FPGA芯片的测试数据串行输出引脚TDO与所述闪存芯片的测试数据串行输入引脚TDI电连接；
所述第一FPGA芯片的测试模式选择引脚TMS、闪存芯片的测试模式选择引脚TMS以及第二FPGA芯片的测试模式选择引脚TMS均与测试模式选择信号线TMS电连接；
所述第一FPGA芯片的测试时钟引脚TCK、闪存芯片的测试时钟引脚TCK以及第二FPGA芯片的测试时钟引脚TCK均与测试时钟信号线TCK电连接；
与所述第一FPGA芯片电连接的至少两个联合测试行动小组接口JTAG接口，至少两个所述JTAG接口中的第一JTAG接口用于接收上位机发送的验证芯片的硬件电路配置信息，至少两个所述JTAG接口中的第二JTAG接口用于接收上位机发送的验证芯片的软件代码调试信号。
本实用新型的该实施例，通过第一FPGA芯片、闪存芯片以及第二FPGA芯片对相关芯片进行验证，其中，第一FPGA芯片与相关芯片进行电连接，第二FPGA芯片作为第一FPGA芯片的从芯片，在对相关芯片进行验证中，以实现对相关芯片的一部分功能验证，提高对相关芯片的验证效率，可以加快芯片开发速度，提高流片成功率。
具体验证过程中，上位机通过接口与第一JTAG接口以及第二JTAG接口连接，将相关验证代码通过第二JTAG接口下载到存储器中，并对相关芯片的软硬件进行验证，尽早发现相关芯片的问题，从而达到加快芯片开发速度，提流片成功率的目的。
本实用新型的一可选的实施例中，所述第一FPGA芯片的数据输出引脚DOUT与数据信号输出线电连接，所述第一FPGA芯片的时钟引脚CCLK与所述第二FPGA芯片的时钟引脚CCLK电连接，且均与系统时钟信号线电连接。
该实施例通过两个FPGA芯片，在对一些验证芯片进行验证时，可以将软硬件代码通过第一FPGA芯片、闪存芯片以及第二FPGA芯片之间的数据信号线进行传输，实现两个FPGA芯片均可以对验证芯片进行软硬件代码进行验证，达到加快芯片开发速度，提流片成功率的目的；需要说明的是，第一FPGA芯片的时钟引脚CCLK与所述第二FPGA芯片的时钟引脚CCLK电连接，且均与系统时钟信号线CCLK电连接，从而使得两个FPGA芯片的时钟保持同步。
本实用新型的一可选的实施例中，所述第二FPGA芯片的时钟引脚CCLK与所述闪存芯片的时钟引脚CCLK电连接，所述闪存芯片的时钟引脚CCLK与所述系统时钟信号线电连接。
该实施例中，在具体的验证过程中，两个FPGA芯片与闪存芯片的时钟保持同步，从而可以降低由于时延导致的系统误差，保证芯片验证的准确性。
本实用新型的一可选的实施例中，所述第二FPGA芯片的数据输入引脚DIN与所述闪存芯片的数据输出引脚DOUT电连接，所述第二FPGA芯片的数据输出引脚DOUT与所述第一FPGA芯片的数据输入引脚DIN电连接。
该实施例中，通过数据输入输出引脚的连接，可以实现两个FPGA芯片的数据传输。
本实用新型的一可选的实施例中，所述第一FPGA芯片的启动控制引脚DONE和所述第二FPGA芯片的启动控制引脚DONE均与启动控制信号线电连接，所述闪存芯片的片选使能输入引脚CE与启动控制信号线电连接，所述启动控制信号线通过电感与预设电压电连接，这里，预设电压例如可以是1.2V；
所述第一FPGA芯片的配置逻辑异步复位引脚PROG_B与所述第二FPGA芯片的配置逻辑异步复位引脚PROG_B电连接，且均与配置逻辑异步复位信号线电连接；所述闪存芯片的驱动输出引脚CF与所述配置逻辑异步复位信号线电连接。
本实用新型的一可选的实施例中，所述第一FPGA芯片的开路漏极输出引脚INIT_B与所述第二FPGA芯片的开路漏极输出引脚INIT_B电连接，且均与开路漏极输出信号线电连接。
如图2所示，本实用新型的一可选的实施例中，原型验证平台的电路结构，还包括：与所述第一FPGA芯片电连接的扩展输入/输出接口板，所述扩展输入/输出接口板具有至少一个输入/输出接口，通过扩展输入/输出接口板，可以实现与外部设备的通信连接，以实现与外部设备之间进行数据传输。
如图3所示，本实用新型的一可选的实施例中，原型验证平台的电路结构，还包括：与所述第一FPGA芯片电连接的时钟单元；
所述时钟单元包括：D触发器31、时钟源CLK、复用器32以及与门33；
其中，所述与门33的第一输入端输入第一信号a，第二输入端输入第二信号b，所述与门的输出端与所述复用器32的选择端电连接；
所述复用器32的第一输入端输入第三信号d，所述复用器32的第二输入端与所述D触发器31的Q输出端电连接，所述复用器32的输出端与所述D触发器31的D输入端电连接；所述D触发器31的时钟端连接时钟源CLK。
该实施例中，在FPGA芯片的时钟资源有限的情况下，通过上述时钟单元，利用D端门控实现时钟控制，该时钟单元中，a&b＝1时，CLK上升沿发生翻转，Q<＝D，CLK是时钟源，a&b相当于门控信号，通过该时钟单元的设计，可以降低门控时延，减少验证过程中出现的毛刺和错误。
再如图2所示，本实用新型的一可选的实施例中，原型验证平台的电路结构，还包括：与所述第一FPGA芯片电连接的复位单元；所述复位单元与系统复位电路电连接。
该实施例中，通过复位单元与系统复位电路电连接，实现FPGA芯片的复位功能。
本实用新型的一可选的实施例中，原型验证平台的电路结构，还包括：与所述第一FPGA芯片电连接的静态随机存储器SRAM，用于存储验证过程中所有的数据，以保证验证过程的顺利进行。
如图4所示，本实用新型的上述实施例所述的原型验证平台在对SOC系统芯片进行验证时，可以对如图4所示的SOC系统芯片的架构进行验证，SOC是一种将处理器、存储器等集成在一个单一芯片上的系统芯片，该芯片的整个生产过程中，需要对芯片进行验证，在验证阶段对芯片进行验证时，可以利用上述的原型验证平台进行验证，将该SOC芯片的硬件电路配置信息通过第一JTAG接口下载到该原型验证平台中，将该SOC芯片的软件代码信息通过第二JTAG接口下载到该原型验证平台中，通过上述两个FPGA芯片和闪存芯片对验证芯片进行软硬件代码进行验证，提高加快芯片开发速度，提流片成功率。
以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
Claims (10)
1.一种原型验证平台的电路结构，其特征在于，包括：第一现场可编程门阵列FPGA芯片、闪存芯片以及第二FPGA芯片；
第一FPGA芯片的测试数据串行输入引脚与所述闪存芯片的测试数据串行输出引脚电连接；
所述第二FPGA芯片的测试数据串行输出引脚与所述闪存芯片的测试数据串行输入引脚电连接；
所述第一FPGA芯片的测试模式选择引脚、闪存芯片的测试模式选择引脚以及第二FPGA芯片的测试模式选择引脚均与测试模式选择信号线电连接；
所述第一FPGA芯片的测试时钟引脚、闪存芯片的测试时钟引脚以及第二FPGA芯片的测试时钟引脚均与测试时钟信号线电连接；
与所述第一FPGA芯片电连接的至少两个联合测试行动小组接口JTAG接口，至少两个JTAG接口中的第一JTAG接口用于接收上位机发送的验证芯片的硬件电路配置信息，至少两个JTAG接口中的第二JTAG接口用于接收上位机发送的验证芯片的软件代码调试信号。
2.根据权利要求1所述的原型验证平台的电路结构，其特征在于，所述第一FPGA芯片的数据输出引脚与数据信号输出线电连接，所述第一FPGA芯片的时钟引脚与所述第二FPGA芯片的时钟引脚电连接，且均与系统时钟信号线电连接。
3.根据权利要求2所述的原型验证平台的电路结构，其特征在于，所述第二FPGA芯片的时钟引脚与所述闪存芯片的时钟引脚电连接，所述闪存芯片的时钟引脚与所述系统时钟信号线电连接。
4.根据权利要求3所述的原型验证平台的电路结构，其特征在于，所述第二FPGA芯片的数据输入引脚与所述闪存芯片的数据输出引脚电连接，所述第二FPGA芯片的数据输出引脚与所述第一FPGA芯片的数据输入引脚电连接。
5.根据权利要求4所述的原型验证平台的电路结构，其特征在于，所述第一FPGA芯片的启动控制引脚和所述第二FPGA芯片的启动控制引脚均与启动控制信号线电连接，所述闪存芯片的片选使能输入引脚与所述启动控制信号线电连接，所述启动控制信号线通过电感与预设电压电连接；
所述第一FPGA芯片的配置逻辑异步复位引脚与所述第二FPGA芯片的配置逻辑异步复位引脚电连接，且均与配置逻辑异步复位信号线电连接；所述闪存芯片的驱动输出引脚与所述配置逻辑异步复位信号线电连接。
6.根据权利要求5所述的原型验证平台的电路结构，其特征在于，所述第一FPGA芯片的开路漏极输出引脚与所述第二FPGA芯片的开路漏极输出引脚电连接，且均与开路漏极输出信号线电连接。
7.根据权利要求1所述的原型验证平台的电路结构，其特征在于，还包括：与所述第一FPGA芯片电连接的扩展输入/输出接口板，所述扩展输入/输出接口板具有至少一个输入/输出接口。
8.根据权利要求1所述的原型验证平台的电路结构，其特征在于，还包括：与所述第一FPGA芯片电连接的时钟单元；
所述时钟单元包括：D触发器、时钟源、复用器以及与门；
其中，所述与门的第一输入端输入第一信号，第二输入端输入第二信号，所述与门的输出端与所述复用器的选择端电连接；
所述复用器的第一输入端输入第三信号，所述复用器的第二输入端与所述D触发器的Q输出端电连接，所述复用器的输出端与所述D触发器的D输入端电连接；
所述D触发器的时钟端连接时钟源。
9.根据权利要求1所述的原型验证平台的电路结构，其特征在于，还包括：与所述第一FPGA芯片电连接的复位单元；所述复位单元与系统复位电路电连接。
10.根据权利要求1所述的原型验证平台的电路结构，其特征在于，还包括：与所述第一FPGA芯片电连接的静态随机存储器。
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