CN103247618B - 折线电阻器结构 - Google Patents

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Abstract

一种折线电阻器结构包括：在第一有源区上方形成的第一电阻器，其中，第一电阻器由串联连接的多个第一通孔形成；在第二有源区上方形成的第二电阻器，其中，第二电阻器由串联连接的多个第二通孔形成；以及在第二有源区上方形成的第三电阻器，其中，第三电阻器由串联连接的多个第三通孔形成。折线电阻器进一步包括连接于第一电阻器和第二电阻器之间的第一连接器。

Description

折线电阻器结构
技术领域
本发明一般地涉及半导体技术领域，更具体地来说，涉及电子器件结构及其形成方法。
背景技术
由于多种电子元件（例如，晶体管、二极管、电阻器、电容器等）的集成密度的改进，半导体工业经历了快速发展。通常，该集成密度的改进源于缩小半导体工艺节点（例如，使工艺节点向小于20nm节点缩小）。近年来，随着对于小型化、更高速度和更大带宽、以及更低功耗和等待时间的需求的增长，对半导体管芯的更小和更有创造性的封装技术的需求也增长。
诸如笔记本计算机的现代电子器件包括存储信息的多种存储器。存储器电路包括两个主要种类。一种是易失性存储器；另一种是非易失性存储器。易失性存储器包括随机存取存储器（RAM），随机存取存储器可以被进一步划分为两个子类，静态随机存取存储器（SRAM）和动态随机存取存储器（DRAM）。SRAM和DRAM都是易失性的，这是因为当这些存储器断开电源时，它们将丢失其中存储的信息。另一方面，除非电荷施加给非易失性存储器，否则非易失性存储器可以永久保持存储在其中的数据。非易失性存储器包括多个子类，诸如，电可擦除可编程只读存储器（EEPROM）和闪存。
DRAM电路可以包括配置成行和列的多个DRAM存储器单元。DRAM单元由串联连接的单个金属氧化物半导体（MOS）晶体管和存储电容器构成。MOS晶体管用作连接在位线和存储电容器的电极之间的开关。存储电容器的另一电极连接至同一列上的其他单元的相应电极并且偏置到极板电压（platevoltage）。存储电容器包含一位信息。通过使连接至MOS晶体管的栅极的字线有效，存储在存储电容器中的数据可以被写入或读出。特别是，在写操作期间，将要写入的数据置于位线上。通过导通MOS晶体管，根据存储电容器的数据位和原始逻辑状态，存储电容器进行充电或放电。另一方面，在读操作期间，将位线预充电至一电压。通过导通MOS晶体管，在位线上的电压改变指示存储电容器的逻辑状态。
随着半导体技术的发展，基于嵌入式DRAM（EDRAM）的半导体器件已经作为有效解决方案出现，以进一步减小半导体芯片的物理尺寸并且改进存储器电路和逻辑电路的整体性能。在与其伴随的CPU处理器相同的管芯上制造EDRAM。在单个管芯上集成EDRAM和逻辑电路帮助实现更快读和写速度、更低功率和更小形状系数（formfactor）。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种装置，包括：衬底，包括多个有源区；第一电阻器，形成在第一有源区上方，其中，所述第一电阻器包括串联连接的多个第一通孔；第二电阻器，形成在第二有源区上方，其中，所述第二电阻器包括串联连接的多个第二通孔；第一连接器，连接于所述第一电阻器和所述第二电阻器之间；以及第三电阻器，形成在所述第二有源区上方，其中，所述第三电阻器包括串联连接的多个第三通孔。
在该装置中，所述第一电阻器、所述第二电阻器和所述第三电阻器形成折线电阻器结构。
该装置进一步包括：第一层间介电层，设置在所述衬底上方，其中，所述第一通孔中的一个、所述第二通孔中的一个、以及所述第三通孔中的一个内嵌在所述第一层间介电层中；第二层间介电层，形成在所述第一层间介电层上方，其中，所述第一通孔中的一个、所述第二通孔中的一个、以及所述第三通孔中的一个内嵌在所述第二层间介电层中；以及第三层间介电层，形成在所述第二层间介电层上方，其中，所述第一通孔中的一个、所述第二通孔中的一个、以及所述第三通孔中的一个内嵌在所述第三层间介电层中。
该装置进一步包括：第一金属化层，设置在所述第三层间介电层上方，其中，所述第一连接器内嵌在所述第一金属化层中。
在该装置中：所述第一有源区是第一金属氧化物半导体晶体管的第一掺杂区；以及所述第二有源区是所述第一金属氧化物半导体晶体管的第二掺杂区。
该装置进一步包括：第四电阻器，设置在第三有源区上方，其中，所述第四电阻器包括串联连接的多个第四通孔；以及第二连接器，连接于所述第三电阻器和所述第四电阻器之间。
在该装置中：所述第三有源区是第二金属氧化物半导体晶体管的第一掺杂区；以及所述第二有源区是所述第二金属氧化物半导体晶体管的第二掺杂区。
根据本发明的另一方面，提供了一种系统，包括：第一层间介电层，形成在衬底上方；第二层间介电层，形成在所述第一层间介电层上方；第三层间介电层，形成在所述第二层间介电层上方；折线电阻器结构包括：第一电阻器，形成在所述衬底的第一有源区上方；第二电阻器，形成在所述衬底的第二有源区上方；第三电阻器，形成在所述衬底的所述第二有源区上方；以及第一连接器，连接于所述第一电阻器和所述第二电阻器之间；以及动态随机存取存储器（DRAM）单元，形成在与所述折线电阻器结构相邻的位置处，所述动态随机存取存储器单元包括：DRAM晶体管，形成在所述衬底中，其中，所述DRAM晶体管的栅叠层形成在所述第一层间介电层中；第一导电电容器极板，形成在所述第二层间介电层中；第二导电电容器极板，形成在所述第三层间介电层中；以及电容器介电层，形成在所述第一导电电容器极板和所述第二导电电容器极板之间。
该系统进一步包括：位线，形成在所述第三层间介电层上方；第一位线接触件，形成在所述第一层间介电层中；第二位线接触件，形成在所述位线和所述第一位线接触件之间；以及电容器接触件，连接至所述第一导电电容器极板。
在该系统中：所述第一位线接触件连接至所述DRAM晶体管的第一漏极区/源极区；以及所述电容器接触件连接至所述DRAM晶体管的第二漏极区/源极区。
该系统进一步包括：第一晶体管，由所述第一有源区、所述第二有源区、以及在所述第一层间介电层中形成的第一栅叠层形成。
在该系统中，所述第一电阻器由串联连接的第一通孔、第二通孔和第三通孔形成。
在该系统中：所述第一通孔由并联连接的多个第一层间通孔形成；所述第二通孔由并联连接的多个第二层间通孔形成；以及所述第三通孔由并联连接的多个第三层间通孔形成。
在该系统中：所述第一层间通孔内嵌在所述第一层间介电层中；所述第二层间通孔内嵌在所述第二层间介电层中；以及所述第三层间通孔内嵌在所述第三层间介电层中。
根据本发明的又一方面，提供了一种方法，包括：提供具有第一导电性的衬底；形成第一晶体管，包括：形成具有第二导电性的第一掺杂区；形成具有所述第二导电性的第二掺杂区；以及在所述第一掺杂区和所述第二掺杂区之间形成第一栅叠层；以及形成折线电阻器结构，包括：在所述第一掺杂区上方形成第一电阻器；在所述第二掺杂区上方形成第二电阻器；在所述第二掺杂区上方形成第三电阻器；以及通过连接器连接所述第一电阻器和所述第二电阻器。
在该方法中：所述第一导电性是p-型；以及所述第二导电性是n-型。
该方法进一步包括：沉积包括所述第一栅叠层的第一层间介电层；将第一层间通孔内嵌在所述第一层间介电层中；在所述第一层间介电层上方沉积第二层间介电层；将第二层间通孔内嵌在所述第二层间介电层中；在所述第二层间介电层上方沉积第三层间介电层；以及将第三层间通孔内嵌在所述第三层间介电层中。
该方法进一步包括：使所述第一层间通孔、所述第二层间通孔、以及所述第三层间通孔对准，以形成所述第一电阻器。
该方法进一步包括：在第三掺杂区上方形成第四电阻器；以及在所述第三电阻器和所述第四电阻器之间形成第二连接器。
该方法进一步包括：使用所述第二掺杂区、所述第三掺杂区和在所述第一层间介电层中形成的第二栅叠层形成第二晶体管。
附图说明
为了更完整地理解本公开内容及其优点，现在将结合附图所进行的以下描述作为参考，其中：
图1A示出了根据实施例的折线电阻器结构的透视图；
图1B示出了根据实施例的可调折线电阻器；
图1C示出了根据实施例的可调折线电阻器的控制电路的示意图；
图1D示出了根据实施例的可调折线电阻器的控制电路的实施例；
图2示出了根据实施例的可调折线电阻器结构的横截面图；以及
图3示出了根据实施例的可调折线电阻器结构和嵌入式动态随机存取存储器单元的横截面图。
除非另有说明，否则不同附图中的相应数字和符号通常是指相应部件。附图被绘制以清楚地示出多个实施例的相关方面并且没有必要按比例绘制。
具体实施方式
以下详细地论述本实施例的制造和使用。然而，应该理解，本公开内容提供了多种可以在各种具体环境中实现了的可应用发明思想。所论述的具体实施例仅示出制造和使用本公开内容的实施例的特定方式，并且不限制本公开内容的范围。
本公开内容结合具体环境中的实施例进行描述，即，嵌入式动态随机存取存储器（EDRAM）器件中的折线电阻器。然而，本公开内容的实施例还可以应用至多种半导体器件。
首先，参考图1A，根据实施例示出了折线电阻器结构的透视图。折线电阻器结构100可以包括串联连接的多个电阻器。如图1A中所示，折线电阻器结构100可以包括：第一电阻器192、第二电阻器194、第三电阻器196、以及第四电阻器198。折线电阻器结构100可以进一步包括多个连接器，即，第一连接器164、第二连接器166和第三连接器168。图1A中所示的连接器可以是半导体器件的掺杂区。可选地，图1A中所示的连接器可以是多晶硅连接器或者有源层（OD）连接器。
如图1A中所示，使用第一连接器164连接第一电阻器192和第二电阻器194。类似地，采用第二连接器166和第三连接器168连接其他电阻器，以形成折线电阻器结构。应该认识到，虽然图1A示出具有串联连接的四个电阻器的折线电阻器结构100，但是折线电阻器结构100可以包括任何数量的电阻器。为了简单起见，示出了由四个电阻器形成的折线电阻器结构。
图1A中所示的每个电阻器（例如，第四电阻器198）都可以由串联连接的多个半导体通孔形成。根据实施例，每个电阻器（例如，第四电阻器198）都可以由三个通孔152、154和156形成。应该注意，虽然图1A示出串联连接的三个通孔，但是每个电阻器都可以包括串联连接的任何数量的通孔。而且，在此示出的通孔连接仅限于清楚示出多个实施例的发明方面的目的。本领域普通技术人员将识别出多种改变、替换和修改。例如，第四电阻器198可以包括多个并联连接的子电阻器，并且每个子电阻器可以包括串联连接的多个通孔。
根据实施例，电阻器（例如，第四电阻器198）的长度在从200nm到1μm的范围内。根据实施例，当由三个通孔形成的电阻器（例如，第四电阻器198）的长度约为740nm时，这三个通孔的总电阻约为871.99ohm。如图1A中所示，折线电阻器结构100由串联连接的四个电阻器形成。因此，折线电阻器结构100的总电阻约等于871.99ohm的四倍。另外，本领域技术人员将认识到，连接器（例如，第一连接器164）可能引入附加电阻，考虑到电阻器（例如，第四电阻器198）的电阻，该附加电阻非常小。
可以在半导体器件的有源区的顶部形成折线电阻器结构100。以下将关于图2和图3描述折线电阻器结构100的形成细节。具有折线电阻器结构的一个有利特征在于，图1A中所示的折线电阻器结构帮助减小半导体电阻器的形状系数，以实现紧凑型半导体电阻器。
根据实施例，两个邻近电阻器（例如，第一电阻器192和第二电阻器194）之间的距离在从0.03μm到5μm的范围内。应该注意，上述距离仅是实例。该距离可以根据不同工艺而改变。例如，在65nm工艺中，距离可以在从0.1μm到1μm的范围内。在半导体器件的有源区的顶部（未示出，但是在图2和图3中示出）具有折线电阻器结构的另一个有利特征在于，因为折线电阻器结构没有内嵌在衬底中，所以可以减少诸如衬底电容的一些寄生参数。根据实施例，当两个邻近电阻器之间的距离近似等于0.054μm时，两个邻近电阻器之间的寄生电容约为0.0125pF。应该注意，寄生电容0.01256pF仅是实例。两个邻近电阻器之间的寄生电容可以根据不同应用和工艺而改变。总之，图1A中所示的折线电阻器结构可以帮助减小半导体电阻器的寄生电感。
图1B示出根据实施例的可调折线电阻器。可调折线电阻器150可以包括串联连接的多个电阻器。如图1B中所示，可调折线电阻器150可以包括第一电阻器102、第二电阻器104、第三电阻器106、第四电阻器108、第五电阻器110、第六电阻器112、第七电阻器114、第八电阻器116、第九电阻器118、以及第十电阻器120。可调折线电阻器150可以进一步包括多个连接器，即，第一连接器140、第二连接器142、和第三连接器144。
如图1B中所示，使用第一连接器140连接第二电阻器104和第三电阻器106。类似地，采用第二连接器142和第三连接器144连接其他电阻器，以形成折线电阻器结构。应该认识到，虽然图1B示出具有串联连接的十个电阻器的可调折线电阻器150，但是可调折线电阻器150可以包括任何数量的电阻器。为了简单起见，示出由十个电阻器形成的可调折线电阻器。
为了调节图1B中所示的折线电阻器结构的电阻，可调折线电阻器150可以进一步包括多个开关，即，第一开关126、第二开关128和第三开关136。每个开关（例如，第一开关126）都与两个邻近电阻器并联连接。例如，使用第一连接器140串联连接第二电阻器104和第三电阻器106。第一开关126与串联连接的电阻器104和106并联连接。而且，通过接通第一开关126，可以旁路第二电阻器104和第三电阻器106。结果，第一电阻器102通过接通的开关126连接至第四电阻器108。类似地，通过接通图1中所示的其他开关（例如，开关128和136），可以选择其他电阻器以包括在可调折线电阻器150中或从可调折线电阻器150中去除。
图1B中所示的每个电阻器（例如，第十电阻器120）都可以通过串联连接的多个半导体通孔形成。根据实施例，每个电阻器（例如，第十电阻器120）可以通过三个通孔152、154和156形成。以上关于图1A描述了通孔（例如，通孔152）的物理特性，从而在此没有进一步详细地进行论述以避免重复。
可以在半导体器件的有源区的顶部形成可调折线电阻器150。例如，分别在第一掺杂区122和第二掺杂区124上形成第二电阻器104和第三电阻器106。而且，第一掺杂区122、第二掺杂区124和栅叠层可以形成开关126。同样地，第二电阻器104和第三电阻器106连接至开关126。以下关于图2和图3描述可调折线电阻器150的形成的细节。具有可调折线电阻器的一个有利特征在于，图1B中所示的折线电阻器结构帮助减小半导体电阻器的形状系数，以实现紧凑型半导体电阻器。另外，通过采用开关的接通和断开控制，可以考虑不同应用获得不同电阻值。
图1C示出根据实施例的可调折线电阻器的控制电路的示意图。如图1C中所示，可以存在连接至可调折线电阻器的可调电阻控制器182。特别是，可调电阻控制器182可以生成分别用于开关126、开关128和开关136的三个栅极驱动信号184、186和188。通过使能不同开关，折线电阻器的总电阻可以相应地改变。例如，通过接通第三开关136，旁路电阻器112和114。本领域技术人员将认识到，通过操作三个开关，可以存在八种不同组合。同样地，可以实现具有八阶的可调节电阻器。而且，应该注意，该图仅是实例，其没有不适当地限制权利要求的范围。本领域普通技术人员将认识到多种改变、替换和修改。例如，可调折线电阻器可以包括任何数量的电阻器和开关。
图1D示出根据实施例的可调折线电阻器的控制电路的实施例。可调电阻控制器182可以包括偏置电压源162和串联连接的多个电阻器。根据实施例，可调电阻控制器的电阻器（例如，电阻器172）可以是多晶硅电阻器。多晶硅电阻器172、174和176在偏置电压源162和地之间形成分压器。而且，分压器的每级（例如，电阻器172和电阻器174之间的结点）处的电压被进一步连接至相应开关的栅极。同样地，通过调节偏置电压源162可以接通或断开开关（例如，开关136）。
为了更好地示出图1D中所示的可调电阻控制器182的操作，在表180中示出了实例。如表180中所示，分别将第一电阻器172、第二电阻器174和第三电阻器176限定为R、1.5R和2R。本领域技术人员将认识到，可以通过改变多晶硅电阻器的宽度或长度来调节多晶硅电阻器的电阻。图1D中所示的电阻器172、174和176的值仅是实例。考虑不同应用，可以应用其他电阻值。而且，虽然图1D示出分压器由多个电阻器（例如，电阻器172）形成，但是分压器也可以由其他无源元件形成。例如，分压器可以由多个电容器形成。根据实施例，电容器可以是金属氧化物硅变容二极管（MOSVAR）、金属绝缘体金属（MIM）电容器、金属氧化物金属（MOM）电容器等。
图1D进一步示出可以通过调节偏置电压源获得可调折线电阻器。如表180中所示，通过施加不同偏置电压，每个电阻器（例如，电阻器176）两端的电压相应地改变。例如，当将偏置电压设置为零时，每个电阻器两端的电压等于零。结果，所有电阻器（例如，104、106、108、110、112和114）都包括在折线电阻器中。另一方面，当偏置电压增加至0.7V时，开关126的栅极处的电压达到0.7V，该电压高到足以接通开关126。结果，旁路电阻器104和电阻器106并且不包括在可调折线电阻器中。类似地，通过进一步增加偏置电压，可以相应地接通附加开关。同样地，可以通过控制偏置电压源162获得可调折线电阻器。
图2示出了根据实施例的可调折线电阻器结构的横截面图。如图2中所示，半导体器件200可以包括多个半导体层。衬底210可以包括体硅（掺杂或未掺杂的），或者绝缘体上硅（SOI）衬底的有源层。通常，SOI衬底包括半导体材料层，诸如，硅、锗、硅锗、SOI、绝缘体上硅锗（SGOI）、或其结合。可以使用的其他衬底包括多层衬底、梯度衬底、或混合定向衬底。
衬底210可以包括多种电路（未示出）。在衬底210上形成的电路可以是适用于特定应用的任何类型的电路。根据实施例，电路可以包括多种n-型金属氧化物半导体（NMOS）和/或p-型金属氧化物半导体（PMOS）器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、熔丝等。可以互连电路以执行一个或多个功能。功能可以包括存储器结构、处理结构、传感器、放大器、功率分配器、输入/输出电路等。本领域技术人员应该理解，提供以上实例仅用于说明目的，以进一步解释本公开内容的应用，并且不意味着以任何方式限制本公开内容。
如图2中所示，衬底210可以包括多个掺杂区，即，第一掺杂区212、第二掺杂区214、第三掺杂区216、第四掺杂区218和第五掺杂区219。可以在衬底210的栅叠层202的两侧形成掺杂区（例如，第一掺杂区212）。在衬底210是n-型衬底的实施例中，可以通过注入合适的p-型掺杂剂形成掺杂区（例如，第一掺杂区212），诸如，硼、镓、铟等。可选地，在衬底210是p-型衬底的实施例中，可以通过注入诸如磷、砷等的合适n-型掺杂剂形成掺杂区（例如，第一掺杂区212）。应该注意，第一掺杂区212、第二掺杂区214和栅叠层202可以形成第一开关。类似地，第二掺杂区、第三掺杂区216和栅叠层204可以形成第二开关。
在衬底210上方可以形成第一层间介电（ILD）层220。可以通过化学汽相沉积、溅射、或本领域中已知的和用于形成ILD的任何其他方法形成第一ILD层220。第一ILD层220可以包括掺杂或未掺杂的氧化硅，但是可选地，可以利用其他材料，诸如，掺杂有氮化硅的硅玻璃、高-k材料、这些材料的组合等。在形成之后，可以使用诸如化学机械抛光（CMP）工艺的适当技术平坦化第一ILD层220。
可以在第一ILD层220上方形成第二ILD层230，并且可以在第二ILD层230上方形成第三ILD层240。第二ILD层230和第三ILD层240的制造工艺类似于第一ILD层220，从而在此没有进一步详细地进行描述。如图2中所示，可以具有在每个ILD层中形成的多个通孔。特别地，在第一ILD层220中，在第一有源区212上方形成通孔222。在第二有源区214上方形成通孔224和226。在第三有源区216上方形成通孔228。类似地，分别在第四和第五有源区上方形成通孔223、225和227。在第二ILD层230中，分别在通孔222、224、226、228、223、225和227上方形成通孔232、234、236、238、233、235和237。在第三ILD层240中，分别在通孔232、234、236、238、233、235和237上方形成通孔242、244、246、248、243、245和247。因此，通孔222、232和242形成第一电阻器。同样地，其他通孔形成其他电阻器。
而且，通过使用互连件（例如，底部金属化层250的第一互连件252），串联连接图2中所示的两个邻近电阻器，以形成串联电阻器电路。而且，多个串联电阻器电路被进一步连接在一起，以形成折线电阻器结构。图2进一步示出多个开关，每个开关都与其相应串联电阻器电路并联连接。例如，第一掺杂区212、第一栅极202和第二掺杂区214形成第一开关，其与第一串联电阻器电路（通孔222、232、242、连接器252、通孔244、234和224）并联连接。通过控制第一开关的接通和断开，第一串联电阻器电路包括在可调折线电阻器中或从其中去除。
在第三ILD层240上方形成底部金属化层250。如图2中所示，底部金属化层250包括多个互连件（例如，第一连接器252）。互连件（例如，第一连接器252）由诸如铜或铜合金等的金属材料形成。同样地，顶部金属化层260包括多个互连件（未示出）。金属化层250和260可以通过诸如沉积、镶嵌等的任何合适技术形成。
应该注意，虽然图2示出底部金属化层250和顶部金属化层260，但是本领域技术人员将认识到，一个或多个金属间介电层（未示出）和相关金属化层（未示出）形成在底部金属化层250和顶部金属化层260之间。特别是，在底部金属化层250和顶部金属化层260之间的层可以通过介电材料（例如，超低-k介电材料）和导电材料（例如，铜）的交替层形成。
图3示出根据实施例的折线电阻器结构和EDRAM单元的横截面图。可以在与内嵌式DRAM单元364相同的半导体管芯中制造折线电阻器结构362。半导体管芯300可以包括衬底210、第一ILD220、第二ILD230、第三ILD层240和第一金属化层250。以上关于图2描述了每层（例如，第一ILD220）的制造工艺，因此在此没有进行论述以避免不必要的重复。
如图3中所示，衬底210可以包括多个隔离区（例如，第一隔离区218）和多个有源区（例如，第一有源区316）。第一有源区316和第二有源区318形成第一MOS晶体管302的源极区和漏极区。第三有源区312和第四有源区314形成第二MOS晶体管304的源极区和漏极区。第一MOS晶体管302和第二MOS晶体管304通过第二隔离区228进行隔离。
隔离区（例如，第二隔离区228）可以是浅沟槽隔离（STI）区，并且可以通过蚀刻衬底210以形成沟槽并且通过介电材料填充沟槽形成。根据实施例，隔离区可以填充有介电材料，诸如氧化物材料、高密度等离子体（HDP）氧化物等。
第一MOS晶体管302和第二MOS晶体管304进一步包括在第一ILD层220中形成的栅叠层。栅叠层可以包括栅极介电层308、栅电极306、以及隔离件303。栅极介电层308可以是介电材料，诸如氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、其组合等。根据实施例，栅极介电层308可以包括氧化物层，该氧化物层在包括氧化物、H2O、NO、或其组合的环境中通过诸如湿热氧化或干热氧化的合适氧化工艺形成。
栅电极306可以包括导电材料，诸如，金属（例如，钽、钛、钼、钨、铂、铝、铪、钌等）、金属硅化物材料（例如，硅化钛、硅化钴、硅化镍、硅化钽等）、金属氮化物材料（例如，氮化钛、氮化钽等）、掺杂的多晶硅、其他导电材料、其组合。根据实施例，栅电极306可以是多晶硅，该多晶硅通过利用低压化学汽相沉积（LPCVD）工艺沉积掺杂或未掺杂的多晶硅形成。隔离件303可以通过在栅电极306和衬底210上方均匀沉积一个或多个隔离件层（未示出）形成。隔离件层可以包括SiN、氮氧化物、SiC、SiON、氧化物等，并且可以通过诸如CVD、等离子体增强CVD、溅射、以及其他合适技术的通常使用方法形成。
折线电阻器结构362由多个电阻器（例如，电阻器372和374）形成，每个电阻器都形成在衬底210的有源区上方。特别是，在第一掺杂区316上形成第一电阻器372，在第二掺杂区318上形成第二电阻器374。如图3中所示，每个电阻器都可以包括串联连接的三个通孔。例如，第一电阻器372包括第一通孔326、第二通孔336和第三通孔346。第一通孔326、第二通孔336和第三通孔346分别位于第一ILD层220、第二ILD层230和第三ILD层240中。互连件354串联连接第一电阻器372和第二电阻器374。
为了简单起见，折线电阻器结构362包括串联连接的两个电阻器。然而，本领域技术人员将认识到，折线电阻器结构362可以包括串联连接的任何数量的电阻器。另外，虽然图3示出每个ILD层中的单个通孔（例如，第二ILD层230中的第二通孔336），但是该图仅是实例，其没有不适当地限制权利要求的范围。本领域普通技术人员将认识到多种改变、更改和修改。例如，第二通孔336可以用并联连接的多个第二ILD层通孔代替。
EDRAM单元364可以包括第二MOS晶体管304和由第一电容器极板334、电容器介电层342和第二电容器极板344形成的电容器。如图3中所示，在形成第一ILD层220层之后，可以通过第一ILD层220形成电容器接触件322和下部位线接触件324。在实施例中，可以形成电容器接触件322的实施例，以在第四源极区314和第一电容器极板334之间提供电连接。可以形成下部位线接触件324，以提供第三有源区312和上部位线接触件348之间的电连接。
电容器接触件322和下部位线接触件324可以通过诸如镶嵌工艺的合适技术形成。应该注意，电容器接触件322和下部位线接触件324可以包括一层或多层导电材料。例如，电容器接触件322和下部位线接触件324可以包括阻挡层、粘合层、多个导电层等。
可以在第一ILD层220上方形成第一蚀刻停止层332，以提供用于随后蚀刻工艺的控制点。第一蚀刻停止层332可以是介电材料，诸如，SiN、SiON等。根据实施例，第一蚀刻停止层322可以使用诸如CVD、PECVD、ALD等的任何合适工艺形成。
一旦形成第二ILD层230，就可以图案化第二ILD层230和第一蚀刻停止层332，以暴露下部电容器接触件322并且在第二ILD层230中提供开口，在该第ILD层中可以形成第一电容器极板334。可以使用合适光刻掩模和蚀刻工艺图案化第二ILD层230和第一蚀刻停止层332。一旦已经图案化第二ILD层230和第一蚀刻停止层332，就可以在具有电容器接触件322的电接触件中形成第一电容器极板334。第一电容器极板334可以通过沉积并且图案化诸如TiN、TaN、钌等的导电材料层形成。第一电容器极板224可以通过诸如CVD、ALD等的合适技术形成。在第一电容器极板334上方形成电容器介电层342。电容器介电层342由电容介电材料形成，诸如，氧化硅电容介电材料、氮化硅电容介电材料、氮氧化硅电容介电材料等。第二电容器极板344可以由导电材料形成，诸如，TiN、TaN、钌、铝、钨、铜、这些材料的组合等。第二电容器极板344可以通过使用诸如CVD、PECVD、ALD等的合适工艺形成。
在形成第三ILD层240之后，可以形成上部位线接触件348以延伸通过第三ILD层240和第二ILD层230。上部位线接触件348可以使用诸如镶嵌工艺的任何合适技术形成。应该注意，上部位线接触件348可以包括一层或多层导电材料。例如，上部位线接触件348可以包括阻挡层、粘合层、多个导电层等。位线352可以通过下部位线接触件324和上部位线接触件348与衬底210中的第三有源区312电连接。位线352可以通过诸如镶嵌工艺的合适技术形成。
虽然已经详细地描述了本公开内容的实施例及其优点，但是应该理解，可以在不背离由所附权利要求限定的本公开内容的精神和范围的情况下在此作出多种改变、替换和更改。
而且，本申请的范围不旨在限于说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (20)

1.一种装置，包括：
衬底，包括多个有源区；
第一电阻器，形成在第一有源区上方，其中，所述第一电阻器包括串联连接的多个第一通孔；
第二电阻器，形成在第二有源区上方，其中，所述第二电阻器包括串联连接的多个第二通孔；
第一连接器，连接于所述第一电阻器和所述第二电阻器之间；以及
第三电阻器，形成在所述第二有源区上方，其中，所述第三电阻器包括串联连接的多个第三通孔。
2.根据权利要求1所述的装置，其中，所述第一电阻器、所述第二电阻器和所述第三电阻器形成折线电阻器结构。
3.根据权利要求1所述的装置，进一步包括：
第一层间介电层，设置在所述衬底上方，其中，所述第一通孔中的一个、所述第二通孔中的一个、以及所述第三通孔中的一个内嵌在所述第一层间介电层中；
第二层间介电层，形成在所述第一层间介电层上方，其中，所述第一通孔中的一个、所述第二通孔中的一个、以及所述第三通孔中的一个内嵌在所述第二层间介电层中；以及
第三层间介电层，形成在所述第二层间介电层上方，其中，所述第一通孔中的一个、所述第二通孔中的一个、以及所述第三通孔中的一个内嵌在所述第三层间介电层中。
4.根据权利要求3所述的装置，进一步包括：
第一金属化层，设置在所述第三层间介电层上方，其中，所述第一连接器内嵌在所述第一金属化层中。
5.根据权利要求1所述的装置，其中：
所述第一有源区是第一金属氧化物半导体晶体管的第一掺杂区；以及
所述第二有源区是所述第一金属氧化物半导体晶体管的第二掺杂区。
6.根据权利要求1所述的装置，进一步包括：
第四电阻器，设置在第三有源区上方，其中，所述第四电阻器包括串联连接的多个第四通孔；以及
第二连接器，连接于所述第三电阻器和所述第四电阻器之间。
7.根据权利要求6所述的装置，其中：
所述第三有源区是第二金属氧化物半导体晶体管的第一掺杂区；以及
所述第二有源区是所述第二金属氧化物半导体晶体管的第二掺杂区。
8.一种系统，包括：
第一层间介电层，形成在衬底上方；
第二层间介电层，形成在所述第一层间介电层上方；
第三层间介电层，形成在所述第二层间介电层上方；
折线电阻器结构包括：
第一电阻器，形成在所述衬底的第一有源区上方；
第二电阻器，形成在所述衬底的第二有源区上方；
第三电阻器，形成在所述衬底的所述第二有源区上方；以及
第一连接器，连接于所述第一电阻器和所述第二电阻器之间；以及
动态随机存取存储器（DRAM）单元，形成在与所述折线电阻器结构相邻的位置处，所述动态随机存取存储器单元包括：
DRAM晶体管，形成在所述衬底中，其中，所述DRAM晶体管的栅叠层形成在所述第一层间介电层中；
第一导电电容器极板，形成在所述第二层间介电层中；
第二导电电容器极板，形成在所述第三层间介电层中；以及
电容器介电层，形成在所述第一导电电容器极板和所述第二导电电容器极板之间。
9.根据权利要求8所述的系统，进一步包括：
位线，形成在所述第三层间介电层上方；
第一位线接触件，形成在所述第一层间介电层中；
第二位线接触件，形成在所述位线和所述第一位线接触件之间；以及
电容器接触件，连接至所述第一导电电容器极板。
10.根据权利要求9所述的系统，其中：
所述第一位线接触件连接至所述DRAM晶体管的第一漏极区/源极区；以及
所述电容器接触件连接至所述DRAM晶体管的第二漏极区/源极区。
11.根据权利要求8所述的系统，进一步包括：第一晶体管，由所述第一有源区、所述第二有源区、以及在所述第一层间介电层中形成的第一栅叠层形成。
12.根据权利要求8所述的系统，其中，所述第一电阻器由串联连接的第一通孔、第二通孔和第三通孔形成。
13.根据权利要求12所述的系统，其中：
所述第一通孔由并联连接的多个第一层间通孔形成；
所述第二通孔由并联连接的多个第二层间通孔形成；以及
所述第三通孔由并联连接的多个第三层间通孔形成。
14.根据权利要求13所述的系统，其中：
所述第一层间通孔内嵌在所述第一层间介电层中；
所述第二层间通孔内嵌在所述第二层间介电层中；以及
所述第三层间通孔内嵌在所述第三层间介电层中。
15.一种方法，包括：
提供具有第一导电性的衬底；
形成第一晶体管，包括：
形成具有第二导电性的第一掺杂区；
形成具有所述第二导电性的第二掺杂区；以及
在所述第一掺杂区和所述第二掺杂区之间形成第一栅叠层；以及
形成折线电阻器结构，包括：
在所述第一掺杂区上方形成第一电阻器；
在所述第二掺杂区上方形成第二电阻器；
在所述第二掺杂区上方形成第三电阻器；以及
通过连接器连接所述第一电阻器和所述第二电阻器。
16.根据权利要求15所述的方法，其中：
所述第一导电性是p-型；以及
所述第二导电性是n-型。
17.根据权利要求15所述的方法，进一步包括：
沉积包括所述第一栅叠层的第一层间介电层；
将第一层间通孔内嵌在所述第一层间介电层中；
在所述第一层间介电层上方沉积第二层间介电层；
将第二层间通孔内嵌在所述第二层间介电层中；
在所述第二层间介电层上方沉积第三层间介电层；以及
将第三层间通孔内嵌在所述第三层间介电层中。
18.根据权利要求17所述的方法，进一步包括：
使所述第一层间通孔、所述第二层间通孔、以及所述第三层间通孔对准，以形成所述第一电阻器。
19.根据权利要求17所述的方法，进一步包括：
在第三掺杂区上方形成第四电阻器；以及
在所述第三电阻器和所述第四电阻器之间形成第二连接器。
20.根据权利要求19所述的方法，进一步包括：
使用所述第二掺杂区、所述第三掺杂区和在所述第一层间介电层中形成的第二栅叠层形成第二晶体管。
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