CN103219292B - 在cmos工艺中单片集成光子元件与电子元件 - Google Patents

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Abstract

本发明揭示在CMOS工艺中单片集成光子元件与电子元件，且所述单片集成可包含以不同的硅层厚度在单一CMOS晶片上制造光子和电子装置。可利用块体CMOS工艺在绝缘体上半导体（SOI）晶片上且/或利用SOI？CMOS工艺在SOI晶片上制造所述装置。可利用双重SOI工艺和/或选择性区域生长工艺来制造所述不同的厚度。可在CMOS晶片上利用一次或一次以上氧植入和/或利用CMOS晶片上的CMOS沟槽氧化物来制造覆层。可利用外延横向过生长在所述CMOS沟槽氧化物上沉积硅。可利用选择性背面蚀刻来制造覆层。可通过在选择性蚀刻的区上沉积金属来制造反射表面。可将集成于所述CMOS晶片中的二氧化硅或硅锗用作蚀刻终止层。

Description

在CMOS工艺中单片集成光子元件与电子元件
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2009年9月8日、申请号为200980139256.8、发明名称为“在CMOS工艺中单片集成光子元件与电子元件”的发明专利申请案。
对相关申请案的交叉参考/以引用的方式并入
本申请案参考2009年9月4日申请的第12/554,449号美国专利申请案和2008年9月8日申请的第61/191,479号临时申请案和2008年11月14日申请的第61/199,353号临时申请案并主张其优先权，所述申请案在此以全文引用的方式并入本文中。
上述申请案中的每一者在此以全文引用的方式并入本文中。
联邦政府资助的研究或开发
[不适用]
缩微胶片/版权参考
[不适用]
技术领域
本发明的某些实施例涉及半导体处理。更明确来说，本发明的某些实施例涉及一种用于在CMOS工艺中单片集成光子元件和电子元件的方法和系统。
背景技术
随着数据网络逐步增加以满足不断增长的带宽要求，铜数据通道的缺陷正变得显而易见。因辐射的电磁能量引起的信号衰减和串扰是此类系统的设计者所面临的主要阻碍。可通过均衡化、编码和屏蔽而使其在一定程度上减轻，但这些技术要求相当大的功率、复杂性和大体积电缆的代价，同时仅提供能达到的少量的改善和非常有限的缩放性。光学通信因为没有此些通道限制，已被视为铜链接的后继者。
通过将此类系统与参考图式在本申请案的其余部分中所陈述的本发明进行比较，所属领域的技术人员将明白常规和传统的方法的其它限制和缺点。
发明内容
大体上在图中展示和/或结合图中的至少一者来描述一种用于在CMOS工艺中单片集成光子元件与电子元件的系统和/或方法，其在技术方案中有更全面的陈述。
通过以下描述和图式，将更完全地理解本发明的各种优点、方面和新颖特征，以及本发明的所说明的实施例的细节。
附图说明
图1A是根据本发明的实施例的光子学方式实现的CMOS芯片的框图。
图1B是说明根据本发明的实施例的示范性光子学方式实现的CMOS芯片的斜视图的图。
图1C是说明根据本发明的实施例的耦合到光纤电缆的示范性CMOS芯片的图。
图2是根据本发明的实施例的具有背面蚀刻和金属沉积的示范性光子学方式实现的工艺流的框图。
图3A是根据本发明的实施例的具有双重SOI衬底的示范性光子学方式实现的工艺流的框图。
图3B是根据本发明的实施例的具有不同光学和电子装置层厚度的示范性光子学方式实现的工艺流的框图。
图3C是根据本发明的实施例的具有晶片/芯片结合的示范性光子学方式实现的工艺流的框图。
图4A是根据本发明的实施例的示范性集成电气和光电子装置的横截面。
图4B是根据本发明的实施例的使用双重SOI工艺而制造的示范性集成电气和光电子装置的横截面。
图4C是根据本发明的实施例的使用两个硅层厚度而制造的示范性集成电气和光电子装置的横截面。
图4D是根据本发明的实施例的使用晶片/芯片结合而制造的示范性集成电气和光电子装置的横截面。
图5是说明根据本发明的实施例的将浅沟槽用作底部覆层的示范性结构的图。
图6是说明根据本发明的实施例的示范性外延横向过生长光学装置的图。
图7是说明根据本发明的实施例的通过移除硅而示范形成覆层的图。
图8是说明根据本发明的实施例的通过氧植入和热处理而示范形成氧化物的图。
图9是说明根据本发明的实施例的示范性背面蚀刻结构的图。
图10是说明根据本发明的实施例的示范性背面蚀刻结构的图。
图11是说明根据本发明的实施例的具有金属镜的示范性背面蚀刻结构的图。
具体实施方式
可在用于在CMOS工艺中单片集成光子元件和电子元件的方法和系统中发现本发明的某些方面。本发明的示范性方面可包括在单一互补金属氧化物半导体（CMOS）晶片上以用于光子和电子装置的不同硅层厚度来制造光子和电子装置。可利用块体CMOS工艺在绝缘体上半导体（SOI）晶片上制造电子和光子装置。可利用SOICMOS工艺在SOI晶片上制造电子和光子装置。可利用双重SOI工艺和/或选择性区域生长工艺来制造不同的硅层厚度。可利用进入CMOS晶片中的一次或一次以上以上氧植入和/或在CMOS晶片上利用CMOS沟槽氧化物来制造用于光子装置的覆层。可利用外延横向过生长将用于光子装置的硅材料沉积于所述CMOS沟槽氧化物上。可利用对CMOS晶片的在光子装置下方的区的选择性背面蚀刻来制造用于光子装置的覆层。可通过将金属沉积于CMOS晶片的选择性蚀刻的区上来制造用于光子装置的反射表面。可将使用氧植入集成于CMOS晶片中的二氧化硅用作用于背面蚀刻的蚀刻终止层。可将集成于CMOS晶片中的硅锗用作用于背面蚀刻的蚀刻终止层。可在两个互补金属氧化物半导体（CMOS）晶片上通过将所述晶片中的每一者的至少一部分结合在一起而以用于光子和电子装置的不同的硅层厚度来制造光子和电子装置，其中所述CMOS晶片中的一者包括光子装置，且另一CMOS晶片包括电子装置。
图1A是根据本发明的实施例的光子学方式实现的CMOS芯片的框图。参看图1A，展示了在CMOS芯片130上的光电子装置，其包括高速光学调制器105A-105D、高速光电二极管111A-111D、监视光电二极管113A-113H，以及包括接头103A-103K、光学终端115A-115D和光栅耦合器117A-117H的光学装置。还展示了电气装置和电路，其包括跨阻和限幅放大器（TIA/LA）107A-107E、模拟和数字控制电路109和控制区段112A-112D。经由CMOS芯片130中制造的光学波导而在光学装置与光电子装置之间传送光学信号。另外，在图1A中通过虚线的椭圆来指示光学波导。
举例来说，高速光学调制器105A-105D包括马赫-增德尔（Mach-Zehnder）或环形调制器，且实现对CW激光输入信号的调制。高速光学调制器105A-105D由控制区段112A-112D控制，且调制器的输出经由波导而光学耦合到光栅耦合器117E-117H。举例来说，接头103D-103K包括四端口光学耦合器，且用于对由高速光学调制器105A-105D产生的光学信号进行取样，其中通过监视光电二极管113A-113H来测量经取样的信号。接头103D-103K的未使用分支以光学终端115A-115D终止，以避免不需要的信号的背射。
光栅耦合器117A-117H包括使得能够将光耦合进和耦合出CMOS芯片130的光栅。光栅耦合器117A-117D用于将从光纤接收到的光耦合到CMOS芯片130中，且可包括极化无关光栅耦合器。光栅耦合器117E-117H用于将来自CMOS芯片130的光耦合到光纤中。举例来说，光纤可用环氧树脂连接到CMOS芯片，且可与CMOS芯片130的表面的法线成一角度对准，以优化耦合效率。
高速光电二极管111A-111D将从光栅耦合器117A-117D接收到的光学信号转换为电信号，所述电信号被传送到TIA/LA107A-107D以供处理。模拟和数字控制电路109可控制TIA/LA107A-107D的操作中的增益水平或其它参数。TIA/LA107A-107D可接着将电信号传送到CMOS芯片130上的其它电路和/或芯片外的电路/装置。
TIA/LA107A-107D可包括窄带、非线性光电子接收器电路。相应地，窄带接收器前端的后面可为不归零（NRZ）电平复位器电路。此电路限制光学接收器的带宽，以便减少积分噪声，进而增加信噪比。NRZ电平复位器可用于将所得的数据脉冲转换回NRZ数据。
控制区段112A-112D包括使得能够对从接头103A-103C接收到的CW激光信号进行调制的电子电路。举例来说，高速光学调制器105A-105D需要高速电信号来调制马赫-增德尔干涉仪（MZI）的相应分支中的折射率。用于驱动MZI所需的电压摆幅是CMOS芯片130中的重要功率耗用。因此，如果用于驱动调制器的电信号可被分裂为若干域，其中每一域横越较低的电压摆幅，那么便提高了功率效率。
在本发明的实施例中，对收发器所需的所有光学、电气和光电子装置以及耦合的激光源的集成使得能够在单一芯片上集成多个光电子收发器。在一示范性实施例中，CMOS芯片130包括四个光电子收发器以及一个光学源，且实现向芯片表面垂直传送光学信号或从芯片表面垂直传送光学信号，因此实现对CMOS工艺的使用，包含CMOS保护环，如相对于图1B和图1C所论述。
图1B是说明根据本发明的实施例的示范性光子学方式实现的CMOS芯片的斜视图的图。参看图1B，展示了CMOS芯片130，其包括电子装置/电路131、光学和光电子装置133、光源接口135、CMOS芯片表面137、光纤接口139和CMOS保护环141。
光源接口135和光纤接口139包括光栅耦合器，光栅耦合器使得能够经由CMOS芯片表面137来耦合光信号，而常规的边缘发射装置是经由芯片边缘来耦合。经由CMOS芯片表面137来耦合光信号实现对CMOS保护环141的使用，CMOS保护环141在机械上保护芯片，且防止污染物经由芯片边缘进入。
举例来说，电子装置/电路131包括例如相对于图1A所描述的TIA/LA107A-107D以及模拟和数字控制电路109等电路。光学和光电装置133包括例如接头103A-103K、光学终端115A-115D、光栅耦合器117A-117H、高速光学调制器105A-105D、高速光电二极管111A-111D和监视光电二极管113A-113H等装置。
图1C是说明根据本发明的实施例的耦合到光纤电缆的示范性CMOS芯片的图。参看图1C，展示了CMOS芯片130，其包括电子装置/电路131、光学和光电子装置133、CMOS芯片表面137和CMOS保护环141。还展示光纤到芯片耦合器143、光纤电缆145和光源模块147。
CMOS芯片130包括电子装置/电路131、光学和光电子装置133、CMOS芯片表面137，且CMOS保护环141可为相对于图1B所描述的保护环。
在本发明的实施例中，光纤电缆可经由（例如）环氧树脂而附加到CMOS芯片表面137。光纤芯片耦合器143使得能够将光纤电缆145物理耦合到CMOS芯片130。
光源模块147可经由（例如）环氧树脂或焊料而附加到CMOS芯片表面137。以此方式，可在单一CMOS芯片上将高功率光源与一个或一个以上高速光电子收发器的光电子和电子功能性集成在一起。
图2是根据本发明的实施例的具有背面蚀刻和金属沉积的示范性光子学方式实现的工艺流的框图。参看图2，展示光子学方式实现的工艺流200，其包括原始CMOS工艺220、浅沟槽模块203、自定义植入模块207、源极/漏极植入模块213、阻断硅化模块215、锗模块217和数据处理模块223。
原始CMOS工艺包括工艺流开始步骤201、深沟槽模块205、阱模块209、栅极模块211、后端金属模块219和晶片完成步骤221。
光子学方式实现的工艺流开始于自定义的SOI衬底，所述SOI衬底具有用于插入到工艺流开始步骤201中的若干光学工艺的适当的氧化物厚度，举例来说，所述光学工艺可包括合适的晶片制备工艺，例如分类、清洁或质量控制。晶片接着进行到用于界定并蚀刻浅沟槽的浅沟槽模块203。浅沟槽模块203可包括（例如）光刻、蚀刻、填充和化学机械研磨（CMP），随后是深沟槽模块205，其包括常规的CMOS沟槽模块。
阱模块209包括光刻步骤和掺杂剂离子植入，以界定用于CMOS装置的阱。举例来说，自定义植入模块207可插入到阱模块209中，以界定光电子装置特有的掺杂区。晶片接着进行到栅极模块211，以经由（例如）光刻、蚀刻、修整、分隔和植入来界定CMOS栅极。在进行到阻断硅化模块215之前，可由源极/漏极植入模块213执行源极和漏极植入。
硅化模块215在硅表面中产生用于金属触点的自对准的硅化物层，随后是锗模块217，其可在SOI硅晶片上沉积锗以用于集成的光电检测器。在本发明的实施例中，锗工艺可与CMOS完全相容。晶片接着进行到后端金属模块219，其例如包括6金属低k铜工艺，随后是晶片完成步骤221。
在本发明的示范性实施例中，CMOS工艺流包括用于集成波导光学元件的0.13微米CMOSSOI技术平台。光刻工艺包括深度UV技术以实现近IR光学元件能力，且高电阻率衬底可实现电路中的较低微波损耗。自定义步骤可用于标准工具中，且包括硅蚀刻和植入、锗外延，且可利用标准的接触模块。这些工艺可顺从热预算，且不需要后处理。
在本发明的实施例中，可利用较厚的Si层SOI衬底，从而实现类块体CMOS晶体管。此还将实现在较厚Si层中制造的光学装置中的增强的光学限制，且因此实现紧凑的光子装置。另外，可蚀刻背面，且可将金属反射层沉积于经蚀刻的沟槽中以改进光学装置的耦合效率。
图3A是根据本发明的实施例的具有双重SOI衬底的示范性光子学方式实现的工艺流的框图。参看图3A，展示光子学方式实现的工艺流300，其包括原始CMOS工艺320、Si/SiO2蚀刻模块302、浅/深沟槽模块303、平坦化模块304、自定义植入模块307、源极/漏极植入模块313、阻断硅化模块315、锗模块317和数据处理模块323。
原始CMOS工艺包括工艺流开始步骤301、深沟槽模块305、阱模块309、栅极模块311、后端金属模块319和晶片完成步骤321。
光子学方式实现的工艺流开始于自定义的SOI衬底，所述SOI衬底具有用于插入到工艺流开始步骤301中的若干光学工艺的适当的氧化物厚度，举例来说，所述光学工艺可包括合适的晶片制备工艺，例如分类、清洁或质量控制。晶片接着进行到Si/SiO2蚀刻模块，其中可在对应于将界定光学装置的区域的区域中移除双重SOI衬底中的顶部Si和氧化物层。接着可利用浅/深沟槽模块303和自定义植入模块307来界定光学装置。可利用平坦化模块304来界定平坦表面，以用于后续的CMOS模块工艺，例如深沟槽模块305，其包括常规的CMOS沟槽模块。
阱模块309包括光刻步骤和掺杂剂离子植入，以界定用于CMOS装置的阱。举例来说，自定义植入模块307可插入到阱模块309中，以界定光电子装置特有的掺杂区。晶片接着进行到栅极模块311，以经由（例如）光刻、蚀刻、修整、分隔和植入来界定CMOS栅极。在进行到阻断硅化模块315之前，可由源极/漏极植入模块313执行源极和漏极植入。
硅化模块315在硅表面中产生用于金属触点的自对准的硅化物层，随后是锗模块317，其可在SOI硅晶片上沉积锗以用于集成的光电检测器。在本发明的实施例中，锗工艺可与CMOS完全相容。晶片接着进行到后端金属模块319，其例如包括6金属低k铜工艺，随后是晶片完成步骤321。
在本发明的示范性实施例中，CMOS工艺流包括用于集成波导光学元件的0.13微米CMOSSOI技术平台。光刻工艺包括深度UV技术以实现近IR光学元件能力，且高电阻率衬底可实现电路中的较低微波损耗。自定义步骤可用于标准工具中，且包括硅蚀刻和植入、锗外延，且可利用标准的接触模块。这些工艺可顺从热预算，且不需要后处理。
在本发明的实施例中，两个分开的SOI层可用于实现针对光学和电子装置两者而优化的层厚度，其中所要的较厚层用于光子装置。以此方式，可在不需要经修改的工艺的情况下利用标准的CMOS电子元件模块来解决电子装置与光子装置之间的折衷。
图3B是根据本发明的实施例的具有不同光学和电子装置层厚度的示范性光子学方式实现的工艺流的框图。参看图3B，展示光子学方式实现的工艺流350，其包括原始CMOS工艺320、浅/深沟槽模块303、自定义植入模块307、源极/漏极植入模块313、外延/沟槽/植入模块314、阻断硅化模块315、锗模块317和数据处理模块323。
原始CMOS工艺包括工艺流开始步骤301、深沟槽模块305、阱模块309、栅极模块311、后端金属模块319和晶片完成步骤321。
光子学方式实现的工艺流开始于自定义的SOI衬底，所述SOI衬底具有用于插入到工艺流开始步骤301中的若干光学工艺的适当的氧化物厚度，举例来说，所述光学工艺可包括合适的晶片制备工艺，例如分类、清洁或质量控制。晶片接着进行到用于界定并蚀刻浅沟槽的浅沟槽模块303。浅沟槽模块303可包括（例如）光刻、蚀刻、填充和化学机械研磨（CMP），随后是深沟槽模块305，其包括常规的CMOS沟槽模块。
阱模块309包括光刻步骤和掺杂剂离子植入，以界定用于CMOS装置的阱。晶片接着进行到栅极模块311，以经由（例如）光刻、蚀刻、修整、分隔和植入来界定CMOS栅极。在进行到外延/沟槽/植入模块314之前，可由源极/漏极植入模块313执行源极和漏极植入，其中可沉积较厚的Si层以用于光子装置。另外，可在外延/沟槽/植入模块314中针对光子装置执行其它沟槽和植入步骤。
硅化模块315在硅表面中产生用于金属触点的自对准的硅化物层，随后是锗模块317，其可在SOI硅晶片上沉积锗以用于集成的光电检测器。在本发明的实施例中，锗工艺可与CMOS完全相容。晶片接着进行到后端金属模块319，其例如包括6金属低k铜工艺，随后是晶片完成步骤321。
在本发明的示范性实施例中，CMOS工艺流包括用于集成波导光学元件的0.13微米CMOSSOI技术平台。光刻工艺包括深度UV技术以实现近IR光学元件能力，且高电阻率衬底可实现电路中的较低微波损耗。自定义步骤可用于标准工具中，且包括硅蚀刻和植入、锗外延，且可利用标准的接触模块。这些工艺可顺从热预算，且不需要后处理。
在本发明的实施例中，两个分开的Si层可用于实现针对光学和电子装置两者而优化的层厚度，其中所要的较厚层用于在外延/沟槽/植入模块314中沉积的光子装置。以此方式，可在不需要经修改的工艺的情况下利用标准的CMOS电子元件模块来解决电子装置与光子装置之间的折衷。
图3C是根据本发明的实施例的具有晶片/芯片结合的示范性光子学方式实现的工艺流的框图。参看图3C，展示光子学方式实现的工艺流360，其包括原始CMOS工艺320、光学CMOS工艺330和数据处理模块323。所述原始CMOS工艺320可包括沟槽模块305A、阱模块309、栅极模块311、源极/漏极植入模块313和后端金属模块319A。
光学CMOS工艺工艺330可包括沟槽模块303A、植入模块307、阻断硅化模块315、锗模块317、后端金属模块319B和晶片/芯片结合模块321。
原始CMOS工艺流330开始于标准的SOI衬底，所述SOI衬底插入到工艺流开始步骤301A中，所述工艺流开始步骤301A可包括合适的晶片制备工艺，例如分类、清洁或质量控制。晶片接着进行到用于界定并蚀刻浅沟槽和/或深沟槽的沟槽模块305A。沟槽模块305A可（例如）包括光刻、蚀刻、填充和化学机械研磨（CMP），随后进行到阱模块309。
阱模块309包括光刻步骤和掺杂剂离子植入，以界定用于CMOS装置的阱。晶片接着进行到栅极模块311，以经由（例如）光刻、蚀刻、修整、分隔和植入来界定CMOS栅极。在进行到后端金属模块319A之前，可由源极/漏极植入模块313执行源极和漏极植入。
光学CMOS工艺流330开始于自定义的SOI衬底，所述SOI衬底具有用于插入到工艺流开始步骤301中的若干光学工艺的适当的氧化物厚度，举例来说，所述光学工艺可包括合适的晶片制备工艺，例如分类、清洁或质量控制。晶片接着进行到沟槽模块303A，沟槽模块303A可（例如）包括光刻、蚀刻、填充和化学机械研磨（CMP），随后是植入模块307，其中可将对光学装置来说适当的掺杂剂植入到光学晶片中。
硅化模块315在硅表面中产生用于金属触点的自对准的硅化物层，随后是锗模块317，其可在SOI硅晶片上沉积锗以用于集成的光电检测器。在本发明的实施例中，锗工艺可与CMOS完全相容。晶片接着进行到后端金属模块319，其例如包括6金属低k铜工艺，随后是晶片完成步骤321。
在晶片/芯片结合模块321中，来自光学CMOS工艺330的晶片可接着被结合到来自原始CMOS工艺320的晶片。在本发明的另一示范性实施例中，可利用结合来结合芯片，而不是完整的晶片。在此例子中，将在晶片/芯片结合模块321中利用切块工艺来产生供结合的芯片。
在本发明的示范性实施例中，CMOS工艺流320包括用于集成波导光学元件的0.13微米CMOSSOI技术平台。光刻工艺包括深度UV技术以实现近IR光学元件能力，且高电阻率衬底可实现电路中的较低微波损耗。自定义步骤可用于标准工具中，且包括硅蚀刻和植入、锗外延，且可利用标准的接触模块。这些工艺可顺从热预算，且不需要后处理。
在本发明的实施例中，两个分开的CMOS晶片工艺可用于实现针对光学和电子装置两者而优化的晶片。可接着将晶片或芯片结合，以产生具有用于电子装置和光子装置两者的提高的装置性能的混合结构。以此方式，可在不需要经修改的工艺的情况下利用标准的CMOS电子元件模块来解决电子装置与光子装置之间的折衷。
图4A是根据本发明的实施例的示范性集成电气和光电子装置的横截面。参看图4A，展示集成的半导体结构400，其包括晶体管410和光学装置420和相关联的层。集成的半导体结构400可由相对于图2所描述的工艺流产生。举例来说，所述层可用于制造晶体管410和光学装置420，以隔离所述装置或向所述装置提供电连接。
集成的半导体结构400包括硅衬底401、内埋氧化物403、硅层405、接触层415、金属1层417、通路1层419、金属2层421、最后金属层423、钝化层425、金属盖427、金属层441和Ge层445。金属1层417、金属2层421、最后金属层和金属盖427提供层之间的电接触，并提供与电气和光电子装置的电接触，所述电气和光电装置例如为晶体管410和光学装置420。金属层441实现光学I/O装置的改进的效率，所述光学I/O装置例如为光学装置420。通路1层419和接触层415也实现与装置的电接触，同时通过在导电通路之间并入绝缘材料而提供装置之间的电隔离。
晶体管410包括阱407、漏极植入层429A和源极植入层429B、栅极431和钝化层433。在本发明的实施例中，Si层405可足够厚，使得可将晶体管410视为块体晶体管。如果硅层厚度被制作得足够厚，那么从晶体管和工艺的角度来看，所述衬底将看起来并作用如同块体衬底，尤其在临界尺寸变得越来越小（包含植入和结深度）的更高级的CMOS自对准硅化物阻断结点处，使得存在可实现块体CMOS相容性和最佳光学性能的最佳厚度。
阱区407是经掺杂的硅层，其使得能够通过在阱外形成与所述区的掺杂相反的掺杂的层而将互补装置集成于同一衬底上。以此方式，举例来说，在阱经n掺杂的例子中，源极和漏极植入层429A和429B可包括p掺杂硅。
栅极431可（例如）包括金属或多晶硅，其可通过薄氧化物层（未图示）与阱407隔离。
光学装置420包括Si层405的经掺杂和未经掺杂区、自对准硅化物阻断（salicideblock）413、经掺杂的接触区435和437、经蚀刻的区439和Ge层445。自对准硅化物阻断413包括一层材料以防止光学装置420和其它光学装置的硅在标准的CMOS工艺期间被自对准硅化。假如光学装置中的硅被自对准硅化，那么将会引起较大的光学损耗。另外，自对准硅化物阻断413阻断对波导和其它光学装置的不需要的植入，其也将会引起不需要的损耗。可将自对准硅化物阻断413蚀刻到Si层405，使得可沉积Ge层445。举例来说，Ge层445可用于光电检测器装置中。另外，Si层405中的经蚀刻的区439可用于光学限制。举例来说，蚀刻区439可被重新填充有低k电介质，或可包括不具有重新填充材料的空气间隙。举例来说，填充材料可包括氧化硅或氮氧化硅材料。
可对衬底401进行背面蚀刻，且可将金属层441沉积于经蚀刻的区中，以（例如）提供用于例如光学装置420等光学装置的反射表面。
图4B是根据本发明的实施例的使用双重SOI工艺而制造的示范性集成电气和光电子装置的横截面。参看图4B，展示集成的半导体结构430，其包括晶体管410和光学装置420和相关联的层。集成的半导体结构430可由相对于图3A所描述的工艺流产生。举例来说，所述层用于制造晶体管410和光学装置420，以隔离所述装置或向所述装置提供电连接。
集成的半导体结构430包括硅衬底401、内埋氧化物层403A、双重内埋氧化物层403B、硅层405A和405B、场氧化物409、接触层415、金属1层417、通路1层419、金属2层421、最后金属层423、钝化层425、金属盖427和Ge层445。金属1层417、金属2层421、最后金属层和金属盖427提供层之间的电接触，并提供与电气和光电子装置的电接触，所述电气和光电装置例如为晶体管410和光学装置420。通路1层419和接触层415也实现与装置的电接触，同时通过在导电通路之间并入绝缘材料而提供装置之间的电隔离。
举例来说，晶体管410包括具有由掺杂剂植入工艺形成于Si层（包括阱407）中的源极和漏极区、栅极431和钝化层433的SOI晶体管。栅极431可（例如）包括金属或多晶硅，其可通过薄氧化物层（未图示）与阱407隔离。
光学装置420包括Si层405A的经掺杂和/或未经掺杂区、自对准硅化物阻断413、经掺杂的接触区435和437、经蚀刻的区439和Ge层445。自对准硅化物阻断413包括一层材料以防止光学装置420与其它光学装置的硅在标准的CMOS工艺期间被自对准硅化。如果光学装置中的硅被自对准硅化，那么将引起较大的光学损耗。另外，自对准硅化物阻断413阻断对波导和其它光学装置的不需要的植入，其也将引起不需要的损耗。可将自对准硅化物阻断413蚀刻到Si层405A，可在该处沉积Ge层445。举例来说，Ge层445可用于光电检测器装置中。另外，Si层405中的经蚀刻的区439可用于光学限制。举例来说，蚀刻区439可被重新填充有低k电介质，或可包括不具有重新填充材料的空气间隙。举例来说，填充材料可包括氧化硅或氮氧化硅材料。
在本发明的实施例中，可在CMOS工艺中利用具有两个Si层厚度的双重SOI衬底来提供用于光学和电子装置两者的适当的层厚度。相应地，可在用于标准的CMOS电子装置工艺的较薄Si层405B下方引入用于改进的光学装置的较厚Si层405A。在此示范性实施例中，电子装置位于光学装置的顶部上，使得光学装置工艺不影响电子装置性能。另外，可考虑到待发生的后续的电子装置工艺来设计光学装置工艺。
在本发明的另一实施例中，可在电子装置的顶部上制造光学装置，但此可更改标准的CMOS电子装置的性能。
图4C是根据本发明的实施例的使用两个硅层厚度而制造的示范性集成电气和光电子装置的横截面。参看图4C，展示集成的半导体结构440，其包括晶体管410和光学装置420和相关联的层。集成的半导体结构440可由相对于图3B所描述的工艺流产生。举例来说，所述层用于制造晶体管410和光学装置420，以隔离所述装置或向所述装置提供电连接。
集成的半导体结构440包括硅衬底401、内埋氧化物层403、阱407、硅层407B、接触层415、金属1层417、通路1层419、金属2层421、最后金属层423、钝化层425和金属盖427。金属1层417、金属2层421、最后金属层和金属盖427提供层之间的电接触，并提供与电气和光电子装置的电接触，所述电气和光电装置例如为晶体管410和光学装置420。通路1层419和接触层415也实现与装置的电接触，同时通过在导电通路之间并入绝缘材料而提供装置之间的电隔离。
举例来说，晶体管410包括具有由掺杂剂植入工艺形成于阱407中的源极和漏极区、栅极431和钝化层433的SOI晶体管。栅极431可（例如）包括金属或多晶硅，其可通过薄氧化物层（未图示）与阱407隔离。
光学装置420包括Si层407B的经掺杂和/或未经掺杂区、自对准硅化物阻断413、经掺杂的接触区435和437、经蚀刻的区439和Ge层445。自对准硅化物阻断413包括一层材料以防止光学装置420与其它光学装置的硅在标准的CMOS工艺期间被自对准硅化。如果光学装置中的硅被自对准硅化，那么将引起较大的光学损耗。另外，自对准硅化物阻断413阻断对波导和其它光学装置的不需要的植入，其也将引起不需要的损耗。可将自对准硅化物阻断413蚀刻到Si层407B，在该处可沉积Ge层445。举例来说，Ge层445可用于光电检测器装置中。另外，Si层405中的经蚀刻的区439可用于光学限制。举例来说，蚀刻区439可被重新填充有低k电介质，或可包括不具有重新填充材料的空气间隙。举例来说，填充材料可包括氧化硅或氮氧化硅材料。
在本发明的实施例中，举例来说，可在同一沉积工艺中例如通过选择性区域生长而沉积不同厚度的硅层。以此方式，可针对特定装置配置Si层厚度。举例来说，光学装置420中的Si层407B可比晶体管410中的Si层407A厚，因为光学装置可能需要较厚的层来用于较佳的光学限制，同时产生用于标准的CMOS电子元件工艺中的Si层厚度。在本发明的另一实施例中，可生长较厚的Si层，且可将对应于电子装置的区薄化。
图4D是根据本发明的实施例的使用晶片/芯片结合而制造的示范性集成电气和光电子装置的横截面。参看图4D，展示集成的半导体结构450，其包括CMOS光子元件衬底/芯片450、CMOS电子元件衬底/芯片460和用于衬底/芯片物理和电气耦合的金属盖层427。CMOS光子元件衬底/芯片450包括光学装置420和相关联的层，且CMOS电子元件衬底/芯片460包括晶体管410A和410B以及相关联的层。集成的半导体结构440可由相对于图3C所描述的工艺流产生。举例来说，所述层用于制造晶体管410A和410B以及光学装置420，以隔离所述装置或向所述装置提供电连接。
CMOS光子元件衬底/芯片450包括衬底401A、内埋氧化物403、Si层405、接触层415A、金属1层417A和穿硅通孔（TSV）443A和443B。光学装置420包括Si层405的经掺杂和/或未经掺杂区、自对准硅化物阻断413、经掺杂的接触区435和437、经蚀刻的区439和Ge层445。自对准硅化物阻断413包括一层材料以防止光学装置420与其它光学装置的硅在标准的CMOS工艺期间被自对准硅化。如果光学装置中的硅被自对准硅化，那么将引起较大的光学损耗。另外，硅化物阻断413阻断对波导和其它光学装置的不需要的植入，其也将引起不需要的损耗。可将自对准硅化物阻断413蚀刻到Si层405，使得可沉积Ge层445。举例来说，Ge层445可用于光电检测器装置中。另外，Si层405中的经蚀刻的区439可用于光学限制。举例来说，蚀刻区439可被重新填充有低k电介质，或可包括不具有重新填充材料的空气间隙。举例来说，填充材料可包括氧化硅或氮氧化硅材料。
CMOS电子元件衬底/芯片460包括硅衬底401B、阱407、接触层415B、金属1层417B、通路1层419、最后金属层423、钝化层425和金属盖427。金属1层417B、最后金属层423和金属盖427提供层之间的电接触，并提供与电气和光电子装置的电接触，所述电气和光电子装置例如为晶体管410A和晶体管410B以及光学装置420。接触层415也实现与装置的电接触，同时通过在导电通路之间并入绝缘材料而提供装置之间的电隔离。
举例来说，晶体管410A和410B包括具有由掺杂剂植入工艺分别形成于阱407或衬底401B中的源极和漏极区以及栅极431和钝化层433的块体晶体管。栅极431可（例如）包括金属或多晶硅，其可通过薄氧化物层（未图示）与阱407隔离。
在本发明的实施例中，可利用不同的CMOS工艺来制造CMOS光子元件衬底/芯片450以及CMOS电子元件衬底/芯片460，使得所述工艺可针对每种类型的装置而优化。晶片或经切块的芯片可接着被结合在一起，以形成光电子混合模块。以此方式，可针对相应结构中的最佳的电子和光子性能来配置层厚度和掺杂水平，且无需在与同时制造电子和光子结构相关联的性能方面作出折衷。
图5是说明根据本发明的实施例的将浅沟槽用作底部覆层的示范性结构的图。参看图5，展示集成的电子和光子结构500，其包括集成于Si衬底513中的晶体管511和波导装置510。
晶体管511包括触点501、栅极503、氧化物层505A和505B、源极507和漏极509。触点501包括用于与晶体管511的电接触的金属和/或其它导电材料。举例来说，可经由将掺杂剂材料植入到衬底513中的硅层中来形成源极507和漏极509。波导装置包括经沉积的Si515和氧化物层505C。
电子元件工艺通常使用进入硅中的被重新填充有二氧化硅或另一低指数电介质的浅沟槽来提供晶体管之间的电隔离。替代性工艺可利用氧化物局部形成（LOCOS）工艺来形成电隔离，结果是相同的——起始硅晶片的区域被二氧化硅或另一电介质取代。此区域可用作用于波导或其它光子结构的底部覆层。虽然此处将此结构称作场氧化物，但也可利用除了氧化物以外的材料。
在本发明的实施例中，硅或例如氮化硅或氮氧化硅等较高指数的另一材料可沉积并图案化于场氧化物上，从而产生经沉积的Si515。如果沉积了硅，那么通常将不产生晶体硅，而是多晶硅或非晶硅。后续工艺可改进硅的质量，例如热退火或激光处理。如果使用氮化硅，那么其一般用于制造如波导和耦合器等无源光学装置，而不是如调制器等有源装置。在本发明的实施例中，可通过在硅上直接生长Ge光电检测器并将硅或氮化硅波导直接邻接耦合到Ge区域中而提供光电检测。
图6是说明根据本发明的实施例的示范性外延横向过生长光学装置的图。参看图6，展示肋状波导600，其包括外延横向过生长（ELO）Si层601、浅沟槽隔离氧化物603和Si衬底605。
在本发明的实施例中，可利用横向外延过生长（ELO）来沉积硅材料，以在场氧化物（即，浅沟槽隔离氧化物603）上的小区域中形成光子装置。ELOSi层601可经图案化以形成肋状波导，所述肋状波导可几乎等效于衬底中的晶体硅波导。以此方式，可制造大多数基于硅的光学装置。
图7是说明根据本发明的实施例的通过移除硅而形成示范性覆层的图。参看图7，展示经由步骤700、720、740和760处理的经沉积的Si层701A、SiGe层703和Si衬底705。
在步骤700中，展示Si衬底705，其中经沉积的Si层701A位于SiGe层703上方。当Ge含量至少超过Si若干个百分比时，选择性地蚀刻SiGe。在Si衬底705上需要光子装置的区域中局部地沉积SiGe层703。接着可使硅生长于整个晶片上，或仅局部地，包含已沉积SiGe的区域。
在步骤720中，可将经沉积的Si701A局部地向下蚀刻到SiGe层703，随后是步骤740，其中可利用选择性SiGe蚀刻来移除SiGe区域。此实际上留下位于空气腔上方的可在其中制造光学装置710的硅层（步骤760中所示的空气覆层707）。空气覆层707提供形成波导所需的指数对比度。可处理剩余的硅以形成波导和其它光学装置。
图8是说明根据本发明的实施例的通过氧植入和热处理而示范形成氧化物的图。参看图8，其展示包括步骤800和802的SiO2形成工艺，其包括Si衬底801、掩模803、植入O2的Si层805和SiO2层807。在本发明的实施例中，可经由掩模803中的开口将O2植入Si衬底801中，进而形成植入O2的Si层805，如步骤800中所示。
对植入O2的Si层805的热处理产生SiO2层807，如步骤820所示。因此，可利用此工艺在Si表面下方的适当距离处形成光学覆层，进而实现光学限制。另外，SiO2层807还对硅提供蚀刻选择性，且可用于形成其它光学装置。
图9是说明根据本发明的实施例的示范性背面蚀刻结构的图。参看图9，其展示替代性经背面蚀刻的装置900和920。经背面蚀刻的装置900包括Si衬底901和光学装置910。
硅衬底通常为数百微米厚，且集成的光学装置所需的厚度大约为1微米或更小，这表明在此起始厚度下，定时蚀刻一般不能留下受控量的硅。一种形成背面覆层的方法是经由蚀刻从衬底局部地移除硅，并仅留下所要的硅厚度，如经背面蚀刻的装置900中所示。替代方案是将衬底的背面研磨到小得多的厚度，从而留下大约100微米或更少的硅，这仍比最终所要的厚度大得多，因此不使用定时蚀刻。
一种替代性蚀刻方法是在需要光子装置的区域中利用氧的局部植入和热处理（如相对于图8所描述），以提供蚀刻终止层。如经背面蚀刻的装置920中所示，用热处理将植入O2的Si层905转变为SiO2层907。SiO2层907随后用作蚀刻终止层，从而不需要精确的蚀刻时间和受控的蚀刻速率。
在本发明的实施例中，可使用快速蚀刻来移除大多数硅，随后是不同的蚀刻来准确地移除剩余的硅，并在氧化物或SiGe蚀刻终止层上终止。背面孔可如原样留下，其中空气提供用于波导的底部覆层，或背面孔可被重新填充有低指数材料，例如二氧化硅或其它低k电介质。用低指数材料进行重新填充的优点在于以下能力：控制重新填充材料的厚度并可能在背面上沉积金属镜，这样做与仅有空气覆层相比，可为光栅耦合器之类的装置提供巨大益处。
在本发明的另一实施例中，用p或n型植入对硅进行重度植入可用于向标称未经掺杂的硅提供蚀刻选择性。
图10是说明根据本发明的实施例的示范性背面蚀刻结构的图。参看图10，展示步骤1000和1020，其包括经沉积的Si层1001A、SiGe层1003、Si衬底1005、经沉积和处理的Si层1001A。
步骤1000说明沉积于Si衬底1005上的SiGe层1003上的经沉积的Si层1001A。步骤1020说明在经沉积的Si层中制造的光学装置和将SiGe用作蚀刻终止物而蚀刻的Si衬底1005的背面。
图11是说明根据本发明的实施例的具有金属镜的示范性背面蚀刻结构的图。参看图11，展示经背面蚀刻的光子装置1100，其包括Si衬底1101、SiO2重新填充层1103、金属镜1105和光栅结构1107。
Si衬底可经背面蚀刻并重新填充有SiO2以形成SiO2重新填充层1103。以此方式，可针对集成于Si衬底1101中的光学装置获得所要的光学限制。另外，可沉积金属层，金属镜1105，其可提供光栅耦合器之类的装置中的改进的性能，例如光学模式的增加的限制。
在本发明的实施例中，揭示用于在CMOS工艺中单片集成光子元件和电子元件的方法和系统。在这方面，可在单一互补金属氧化物半导体（CMOS）晶片401上制造光子和电子装置，所述晶片具有分别用于光子装置420和电子装置410的不同硅层厚度405A/405B。可利用块体CMOS工艺在绝缘体上半导体（SOI）晶片401上制造电子装置410和光子装置420。可利用SOICMOS工艺在SOI晶片上制造电子装置410和光子装置420。可利用双重SOI工艺300和/或选择性区域生长工艺314来制造不同的硅层厚度。可利用对CMOS晶片中的一次或一次以上氧植入和/或利用CMOS晶片上的CMOS沟槽氧化物505C/603来制造用于光子装置的覆层807/907。可利用外延横向过生长将用于光子装置的硅材料515沉积于所述CMOS沟槽氧化物505C上。可利用对CMOS晶片的在光子装置下方的区的选择性背面蚀刻来制造用于光子装置的覆层。可通过将金属1105沉积于CMOS晶片的选择性蚀刻的区上来制造用于光子装置的反射表面。可将使用氧植入集成于CMOS晶片中的二氧化硅907用作用于背面蚀刻的蚀刻终止层。可将集成于CMOS晶片中的硅锗1003用作用于背面蚀刻的蚀刻终止层。可在具有用于光子和电子装置的不同的硅层厚度的两个互补金属氧化物半导体（CMOS）晶片450和460上通过将所述晶片中的每一者的至少一部分结合在一起来制造光子和电子装置，其中所述CMOS晶片中的一者包括光子装置，且另一CMOS晶片包括电子装置。
虽然已参考某些实施例描述了本发明，但所属领域的技术人员将理解，在不脱离本发明的范围的情况下，可作出各种改变且可用等效物代替。另外，在不脱离本发明的范围的情况下，可作出许多修改来使特定情形或材料适应本发明的教示。因此，期望本发明不限于所揭示的特定实施例，而是，本发明将包含处于所附权利要求书的范围内的所有实施例。

Claims (4)

1.一种用于半导体处理的方法，所述方法包括：
从具有用于光子装置和电子装置的不同的硅层厚度的两个互补金属氧化物半导体CMOS晶片上通过将所述晶片中的每一者的至少一部分结合在一起来制造包括所述光子装置和所述电子装置的光电子收发器，其中所述CMOS晶片中的第一者包括所述光子装置，且所述CMOS晶片中的第二者包括所述电子装置，其中所述光电子收发器可操作以利用在所述CMOS晶片的所述第一者中接收到的一个或多个连续波光学信号作为源信号来传送光学信号和电信号。
2.根据权利要求1所述的方法，其包括利用穿硅通孔将所述电子装置中的一者或一者以上电耦合到所述光学装置中的一者或一者以上。
3.一种用于半导体处理的系统，所述系统包括：
包括光子装置和电子装置的光电子收发器，其是在具有用于所述光子装置和所述电子装置的不同的硅层厚度的两个互补金属氧化物半导体CMOS晶片上通过将所述晶片中的每一者的至少一部分结合在一起制造的，其中所述CMOS晶片中的第一者包括所述光子装置，且所述CMOS晶片中的第二者包括所述电子装置，其中所述光电子收发器可操作以利用在所述CMOS晶片的所述第一者中接收到的一个或多个连续波光学信号作为源信号来传送光学信号和电信号。
4.根据权利要求3所述的系统，其中所述电子装置中的一者或一者以上利用穿硅通孔而电耦合到所述光学装置中的一者或一者以上。
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