TWI503890B - 互補型金屬氧化物半導體製程中單石整合光子及電子之方法及系統 - Google Patents

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Description

互補型金屬氧化物半導體製程中單石整合光子及電子之方法及系統
本發明之某些實施例係關於半導體製程。更具體言之，本發明之某些實施例係關於互補型金屬氧化物半導體CMOS製程中單石整合光子及電子之一方法及系統。
此申請案茲參考於2008年9月8日所申請之美國臨時申請案序號第61/191,479號及於2008年11月14日所申請之美國臨時申請案序號第61/199,353號且主張其優先權，該二申請案之全部內容係以引用之方式併入本文中。
上述各個申請案之全部內容係以引用之方式併入本文中。
隨著資料網路之日進千里式之發展以滿足日益增長之頻寬需求，銅資料通道所存在的缺點正不斷凸顯。因輻射電磁能所導致之信號衰減及串擾係此等系統之設計者所遇到的主要障礙。該等問題係可藉由均衡、編碼及遮蔽而得以一定程度地緩和，但是此等技術需要相當大的電能，複雜性高且受纜線體積之擾，然而所提供之改良並不顯著且可伸縮性亦極其有限。如若不存在通道限制，光學通訊已被認為是銅線路之後繼者。
經由將習知及傳統的方法與於本申請案之其餘部分參考該等圖式而陳述之本發明加以比較，熟悉此項技術者將可輕易明瞭此等習知及傳統方法之進一步限制及缺點。
本發明描述互補型金屬氧化物半導體製程中單石整合光子及電子之一方法及/或系統，其係大體顯示於及/或連同該等圖式中之至少一者描述，並於該申請專利範圍內得以更為全面之陳述。
本發明之各種優點、態樣及新穎特徵以及本發明之一示例性之實施例的諸細節，可自下文描述及附圖中獲得更全面的瞭解。
本發明之某些態樣係可見於CMOS製程中單石整合光子及電子之一方法及系統中。本發明之若干示例性態樣可包括於一單一互補性金屬氧化物半導體(CMOS)晶圓上製作光子及電子裝置，且該晶圓針對光子及電子裝置具有不同的矽層厚度。該電子及光子裝置係可使用一塊狀矽CMOS製程於一絕緣體上半導體(SOI)晶圓上製作。電子及光子裝置係可利用一SOI CMOS製程於一SOI晶圓上製作。不同之矽層厚度係可利用一雙重SOI製程及/或選擇性區域生長製程而製作。用於電子裝置之該等覆層係可經由於該CMOS晶圓中使用一或多個氧植入物及/或於該CMOS晶圓上使用若干CMOS溝槽氧化物而製作。該等光子裝置之矽材料係可利用磊晶橫向過度生長而沈積於該CMOS溝槽氧化物上。用於電子裝置之該等覆層係可利用該等光子裝置的下方之CMOS晶圓之若干選擇性背側蝕刻區域而製作。用於光子裝置之該等反射性表面係可經由使金屬沈積於該CMOS晶圓之選擇性蝕刻區域上而製作。使用氧植入而整合於該CMOS晶圓中之二氧化矽係可用作背側蝕刻之一蝕刻阻止層。整合於該CMOS晶圓中之鍺化矽係可用作背側蝕刻之一蝕刻阻止層。光子及電子裝置係可於兩個互補金屬氧化物半導體(CMOS)晶圓上製作，且藉由將各個晶圓之至少一部分結合而使該等晶圓針對光子及電子裝置具有不同的矽層厚度，其中該等CMOS晶圓中之一者包括該等光子裝置且另一CMOS晶圓包括該等電子裝置。
圖1A係根據本發明之一實施例之一光子賦能CMOS晶片之一方塊圖。參見圖1A，所顯示的是一CMOS晶片130上之一光電裝置，該光電裝置包括高速光學調變器105A-105D、高速光電二極體111A-111D、監測器光電二極體113A-113H及若干光學裝置，該光學裝置包括分接頭103-103K、光學終端115A-115D及光柵耦合器117A-117H。該圖亦顯示若干電氣裝置及電路，其等包括跨阻抗及限幅放大器(TIA/LA)107A-107E、類比及數位控制電路109及控制區段112A-112D。光學信號係於光學裝置與光電裝置之間經由製作於該CMOS晶片130中之若干光學導波件而進行傳送。此外，光學導波件係於圖1A中由虛線橢圓所指示。
高速光學調變器105A-105D包括例如Mach-Zehnder調變器或環形調變器，且促成該CW雷射輸入信號之調變。高速光學調變器105A-105D係受控於控制區段112A-112D，且該等調變器之輸出係經由導波件而光學地耦合至光柵耦合器117E-117H。分接頭103D-103K包括例如四埠光學耦合器，且被用以對由高度光學調變器105A-105D所產生的光學信號進行抽樣，且該等被抽樣信號被監測器光電二極體113A-113H所測量。分接頭103D-103K中未經使用之分支被光學終端115A-115D所終止以避免不需要的信號之背向反射。
光柵耦合器117A-11H包括促成光耦合入該CMOS晶片130中及自該CMOS晶片130中耦合出之光栅。光柵耦合器117A-117D被用以將自光纖中所接收之光耦合入該CMOS晶片130中，且可包括若干偏振獨立光柵耦合器。光柵耦合器117E-117H被用以將來自該CMOS晶片130之光耦合入光纖中。該光纖可例如被以環氧樹脂而膠合至該CMOS晶片，且可與該CMOS晶片130的表面之法線成一角度而對準以使耦合效率最大化。
高速光電二極體111A-111D將自光柵耦合器117A-117D所接收到的光學信號轉換為電信號，且該等電信號被傳送至該TIA/LA 107A-107D以便處理。該類比及數位控制電路109可控制增益位準或該TIA/LA 107A-107D的操作中之其他參數。該TIA/LA 107A-107D之後可將該等電信號傳送至該CMOS晶片130上的其他電路及/或晶片外之電路/裝置。
該TIA/LA 107A-107D可包括窄頻、非線性光電接收器電路。據此，該窄頻接收器前端可繼之有一不歸零(NRZ)位準復原器電路。此電路限制該光學接收器之頻寬以減少該整合雜訊，進而增加信雜比。一NRZ位準復原器係可用以將合成資料脈衝轉換回NRZ資料。
控制區段112A-112D包括促成自分接頭103A-103C所接收到之CW雷射信號的調變之電子電路。高速光學調變器105A-105D需要高速電信號以例如調變一Mach-Zehnder干涉儀(MZI)之個別分支中之折射率。驅動該MZI所需之電壓擺動會造成該CMOS晶片130中之一極大的電能消耗。因此，若用以驅動該調變器之電信號可被分割成若干區域，且各個區域橫越一較小的電壓擺幅，則功率效率會得以增加。
在本發明之一實施例中，一收發器所需要之所有光學裝置、電氣裝置及光電裝置之整合連同一被耦合之雷射源會促成多個光電收發器於一單一晶片上之整合。在一示例性實施例中，該CMOS晶片130包括四個具有一光源之光電收發器且促成光學信號垂直地傳送至該晶片表面及自該晶片表面傳送出，從而能使用該CMOS製程，包含一CMOS防護環，如關於圖1B及圖1C所討論。
圖1B係一繪示根據本發明之一實施例之一示例性光子賦能CMOS晶片之一斜視圖之示意圖。參見圖1B，所顯示之該CMOS晶片130包括電子裝置/電路131、光學及光電裝置133、一光源介面135、CMOS晶片表面137、一光纖介面139及一CMOS防護環141。
與習知之光經由晶片之邊緣而耦合之邊緣發射裝置不同，該光源介面135及該光纖介面139包括若干促成光信號經由該CMOS晶片表面137之耦合之光栅耦合器。經由該CMOS晶片表面137來耦合光信號使得能使用該CMOS防護環141來在機械方面保護該晶片且防止污染物經由該晶片邊緣進入晶片。
電子裝置/電路131包括若干電路，例如關於圖1A所描述之該TIA/LAs 107A-107D及該類比及數位控制電路109。光學及光電裝置133包括若干裝置，諸如分接頭103A-103K、光學終端115A-115D、光柵耦合器117A-117H、高速調變器105A-105D、高速光電二極體111A-111D及監測器光電二極體113A-113H。
圖1C係一繪示根據本發明之一實施例之一被耦合至一光纖纜線之示例性CMOS晶片之示意圖。參見圖1C，所顯示之該CMOS晶片130包括該等電子裝置/電路131、該等光學及光電裝置133、該CMOS晶片表面137及該CMOS防護環141。該圖亦顯示晶片耦合器143之一光纖、一光纖纜線145及一光源模組147。
該CMOS晶片130包括該等電子裝置/電路131、該等光學及光電裝置133、該CMOS晶片表面137，且該CMOS防護環141係可如關於圖1B所描述。
在本發明之一實施例中，該光纖纜線係可藉由例如環氧樹脂而固定至該CMOS晶片表面137。該纖維晶片耦合器143促成該光纖纜線145至該CMOS晶片130之實體耦合。
該光源模組147係可藉由例如環氧樹脂或焊劑而固定至該CMOS晶片表面137。以此方式，一高功率光源係可整合有一單一CMOS晶片上的一或多個高速光電收發器之光電及電子功能性。
圖2係根據本發明之一實施例的一包括背側蝕刻及金屬沈積之示例性光子賦能流程之一方塊圖。參見圖2，所顯示之一光子賦能流程200包括一初始CMOS製程220、一淺溝槽模組203、一訂製植入物模組207、源極/汲極植入物模組213、一阻擋矽化金屬沈積模組215、一鍺模組217及一資料處理模組223。
該初始CMOS製程包括流程步驟201之一開始、一深溝槽模組205、一井模組209、一閘極模組211、一後端金屬模組219及一晶圓輸出步驟221。
該光子賦能流程係始於具有適合於光學製程之氧化物厚度之訂製SOI基板被插入該流程步驟201之開始，該流程步驟201之開始可包括合適的晶圓製備製程，諸如分類、清潔或品質控制。該等晶圓之後被轉入該淺溝槽模組203以界定並蝕刻淺溝槽。該淺溝槽模組203可包括微影、蝕刻、填充及化學-機械拋光(CMP)，繼淺溝槽模組203的是深溝槽205，深溝槽205包括一習知之CMOS溝槽模組。
該井模組209包括若干微影步驟及摻雜物離子植入以界定CMOS裝置之該等井。該訂製植入物模組207係可被插入該井模組209中以例如界定若干為光電裝置所特有之摻雜區域。該等晶圓之後被轉至該閘極模組211以藉由例如微影、蝕刻、修整、間隔件及植入物來界定CMOS閘極。源極與汲極植入物係可由該源極/汲極植入物模組213於其被轉至該阻擋矽化金屬沈積模組215之前而實施。
該矽化金屬沈積模組215在該矽表面產生一用以接觸之自對準矽化物層，繼之以該鍺模組217，該鍺模組217可於該等SOI矽晶圓上沈積用於整合光偵測器之鍺。在本發明之一實施例中，該鍺製程係可完全相容於CMOS。該等晶圓之後被轉至該後端金屬模組219，該後端金屬模組219可包括例如一6-金屬低k銅製程，繼之以晶圓輸出步驟221。
在本發明的一示例性實施例中，該CMOS流程包括一用以整合導波光學器件之0.13微米CMOS SOI技術平臺。該微影製程包括深UV技術以促成近IR光學器件能力，且該高電阻率基板可使得該電路中之微波損耗小。訂製步驟係可用於標準工具中，且包括矽蝕刻及植入、鍺磊晶且可使用一標準接觸件模組。此等製程在熱預算上係相容，且無需後續處理。
在本發明之一實施例中，可使用厚Si層SOI基板進而促成塊狀CMOS電晶體。這將使得於該厚Si層中製作之光學裝置之光學限制得以強化且因此促成緻密的光子裝置。此外，該背面係可加以蝕刻且一金屬反射層係可沈積於該經蝕刻之溝槽中以提高光學裝置之耦合效率。
圖3A係一顯示根據本發明之一實施例之一具有雙重SOI基板之示例性光子賦能流程之示意圖。參見圖3A，所顯示之一光子賦能流程300包括一初始CMOS製程320、一Si/SiO2 蝕刻模組302、一淺/深溝槽模組303、一偏振模組304、一訂製植入物模組307、源極/汲極植入物模組313、一阻擋矽化金屬沈積模組315、一鍺模組317及一資料處理模組323。
該初始CMOS製程包括流程步驟之一開始301、一深溝槽模組305、一井模組309、一閘極模組311、一後端金屬模組319及一晶圓輸出步驟321。
該光子賦能流程係始於將具有適合於光學製程的氧化物厚度之訂製SOI基板插入流程步驟之開始301，該流程步驟301可包括適合之晶圓製備製程，諸如分類、清潔或品質控制。該等晶圓之後進至該Si/SiO2 蝕刻模組，於此一雙重SOI基板中之該頂部Si及氧化物層可被移除至若干有待界定數個光學裝置之區域相對應之區域中。該淺/深溝槽模組303及該訂製植入物模組307之後係可用以界定該等光學裝置。該偏振模組304係可用以界定一平坦表面，以便用於後續之CMOS模組製程，諸如該包括一習知之CMOS溝槽模組之深溝槽模組305。
該井模組309包括若干微影步驟及摻雜物離子植入，以為CMOS裝置界定該等井。該等訂製植入物模組307可被插入該井模組309中，以(例如)界定為光電裝置所特有之摻雜區域。接著，該等晶圓進至該閘極模組311，以藉由(例如)微影、蝕刻、修整、間隔件及植入物來界定CMOS閘極。於進至該阻擋矽化金屬沈積模組315之前，可由該源極/汲極植入物模組313實施源極與汲極植入物。
該矽化金屬沈積模組315於該矽表面中產生一用於金屬接觸件之自對準金屬矽化物層，繼之以該鍺模組317，該鍺模組317可於該等SOI矽晶圓上沈積用於整合光偵測器之鍺。在本發明之一實施例中，該鍺製程係可完全相容於CMOS。接著，該等晶圓進至該後端金屬模組319，金屬模組319可包括(例如)一6-金屬低k銅製程，繼之以晶圓輸出步驟321。
在本發明之一示例性實施例中，該CMOS流程包括一用以整合導波光學器件的0.13微米CMOS SOI技術平臺。該微影製程包括深UV技術以賦予近IR光學器件能力，且該高電阻率基板可使該電路中之微波損耗小。訂製步驟係可用於標準工具中，且包括矽蝕刻及植入、鍺磊晶，且可使用一標準接觸件模組。此等製程在熱預算上係相容，且無需後續處理。
在本發明之一實施例中，可使用兩個獨立之SOI層以使得對於光學及電子裝置二者而言，層厚度均得以最佳化，且期望之較厚層係用於光子裝置。以此方式，可使用標準CMOS電子模組而無需經修正之製程來對電子裝置與光子裝置之間的取捨做出考量。
圖3B係根據本發明之一實施例之一具有不同光裝置層及電子裝置層厚度之示例性光子賦能流程之一示意圖。參見圖3B，所顯示之一光子賦能流程350包括一初始CMOS製程320、一淺/深溝槽模組303、一訂製植入物模組307、源極/汲極植入物模組313、一磊晶/溝槽/植入物模組314、一阻擋矽化金屬沈積模組315、一鍺模組317及一資料處理模組323。
該初始CMOS製程包括流程步驟之一開始301、一深溝槽模組305、一井模組309、一閘極模組311、一後端金屬模組319及一晶圓輸出步驟321。
該光子賦能流程係始於具有適合於光學製程之氧化物厚度之訂製SOI基板被插入該流程步驟之開始301，該流程步驟之開始301可包括合適的晶圓製備製程，諸如分類、清潔或品質控制。該等晶圓之後進至該淺溝槽模組303以界定並蝕刻淺溝槽。該淺溝槽模組303可包括微影、蝕刻、填充及化學機械拋光(CMP)，繼淺溝槽模組303的是深溝槽305，其包括一習知之CMOS溝槽模組。
該井模組309包括若干微影步驟及摻雜物離子植入，以為CMOS裝置界定該等井。該等晶圓之後進至該閘極模組311以藉由例如微影、蝕刻、修整、間隔件及植入物來界定CMOS閘極。源極與汲極植入物係可在該源極/汲極植入物模組313進至該磊晶/溝槽/植入物模組314前實施，在磊晶/溝槽/植入物模組314處可沈積一較厚之用於光子裝置之Si層。此外，在該磊晶/溝槽/植入物模組314中可針對該等光子裝置實施進一步之溝槽及植入步驟。
該矽化金屬沈積模組315於該矽表面中產生一用於金屬接觸件的自對準金屬矽化物層，繼該自對準金屬矽化物化組315的是該鍺模組317，該鍺模組317可於該等SOI矽晶圓上沈積用於整合之光偵測器之鍺。在本發明之一實施例中，該鍺製程係可完全相容於CMOS。該等晶圓之後被轉至該後端金屬模組319，金屬模組319可包括例如一6-金屬低k銅製程，繼之以晶圓輸出步驟321。
在本發明的一示例性實施例中，該CMOS流程包括一用以整合導波光學器件之0.13微米CMOS SOI技術平臺。該微影製程包括深UV技術以促成近IR光學器件能力，且該高電阻率基板可使得該電路中之微波損耗小。訂製步驟係可用於標準工具中，且包括矽蝕刻及植入、鍺磊晶且可使用一標準接觸件模組。此等製程在熱預算上係相容，且無需後續處理。
在本發明之一實施例中，可使用兩個獨立之Si層以使得對於光學及電子裝置二者而言，層厚度均得以最佳化，且具有用於光子裝置的期望之較厚層沈積於磊晶/溝槽/植入物模組314。以此方式，可使用標準CMOS電子模組而無需經修正之製程來對電子裝置與光子裝置之間的取捨做出考量。
圖3C係根據本發明之一包括晶圓/晶片結合之示例性光子賦能製程之一示意圖。參見圖3C，所顯示之一光子賦能流程360包括一初始CMOS製程320、一光學CMOS製程330及一資料處理模組323。該初始CMOS製程320可包括一模組305A、一井模組309、一閘極模組311、一源極/汲極植入物模組313及一後端金屬模組319A。
該光學CMOS製程330可包括一溝槽模組303A、一植入物模組307、一阻擋矽化金屬沈積模組315、一鍺模組317、一後端金屬模組319B及一晶圓/晶片結合模組321。
該初始CMOS流程330係始於若干標準SOI基板被插入該流程步驟301A之開始(階段)，該流程步驟301A之開始(階段)可包括合適的晶圓製備製程，諸如分類、清潔或品質控制。該等晶圓之後被轉至該溝槽模組305A以界定並蝕刻淺及/或深溝槽。在轉至該井模組309之前，該溝槽模組305A可包括微影、蝕刻、填充及化學-機械拋光(CMP)。
該井模組309包括若干微影步驟及摻雜物離子植入，以為CMOS界定該等井。該等晶圓之後被轉至該閘極模組311以藉由例如微影、蝕刻、修整、間隔件及植入物來界定CMOS閘極。源極與汲極植入物係可在該源極/汲極植入物模組313進至該後端金屬模組319A之前實施。
該光學CMOS流程330係可始於具有適合於光學製程的氧化物厚度之訂製SOI基板被加入該流程步驟之開始301，該流程步驟301之開始可包括適合之晶圓製備製程，諸如分類、清潔或品質控制。該等晶圓之後進至該溝槽模組303A，其可包括例如微影、蝕刻、填充及化學機械拋光(CMP)，繼溝槽模組303A的是植入物模組307，於此，適合於光學裝置之摻雜物可被插入該等光學晶圓中。
該矽化金屬沈積模組315於該矽表面中產生一用於金屬接觸件的自對準金屬矽化物層，繼矽化金屬沈積模組315之係該鍺模組317，該鍺模組317可於該等SOI矽晶圓上沈積用於整合光偵測器之鍺。在本發明之一實施例中，該鍺製程係可完全相容於CMOS。該等晶圓之後進至該後端金屬模組319，金屬模組319可包括例如一6-金屬低k銅製程，繼之以晶圓輸出步驟321。
由該光學CMOS製程330所產生之晶圓之後可於該晶圓/晶片結合模組321中被結合至由該初始CMOS製程320所產生之晶圓。根據本發明之一另一示例性實施例，結合係可用以結合晶片而非完整晶圓。以此方式，一切塊製程係可用於該晶圓/晶片結合模組321中以產生用以結合之晶片。
在本發明之一示例性實施例中，該CMOS流程320包括一用以整合導波光學器件之0.13微米CMOS SOI技術平臺。該微影製程包括深UV技術以促成近IR光學能力且該高電阻率基板可使得該電路中之微波損耗減小。訂製步驟係可用於標準工具中，且包括矽蝕刻及植入、鍺磊晶且可使用一標準接觸件模組。此等製程在熱預算上係相容，且無需後續處理。
在本發明之一實施例中，可使用兩個獨立之CMOS晶圓製程以使得晶圓對於光學裝置及電子裝置二者而言均得以最佳化。該等晶圓或晶片之後可被結合以產生一對於電子裝置及光子裝置而言裝置性能得以提高之混雜結構。以此方式，可使用標準CMOS電子模組而無需經修正之製程來對電子裝置與光子裝置之間的取捨做出考量。
圖4A係根據本發明之一示例性整合電子及光電裝置之一橫截面。參見圖4A，所顯示之一整合的半導體結構400包括一電晶體410及若干光學裝置420及若干關聯之層。該整合的半導體結構400係可由關於圖2所描述之該流程所產生。該等層係用以製作該電晶體410及該等裝置420，以例如隔離該等裝置並提供至該等裝置的電連接。
該整合半導體結構400包括包括一矽基板401、一掩埋之氧化物403、一矽層405、一接觸層415、一金屬1層417、一通孔1層419、一金屬2層421、一最終金屬層423、一鈍化層425、一金屬蓋427、一金屬層441及一Ge層445。該金屬1層417、該金屬2層421、該最終金屬層及該金屬蓋427提供若干層之間及至諸如該電晶體410及該光學裝置420之電氣及光電裝置之電接觸。該金屬層441使得該光學I/O裝置，諸如該等光學裝置420之效率改良。該通孔1層419及該接觸層415亦促成至該等裝置的電連接，同時經由於傳導性通孔之間包含絕緣材料來提供若干裝置之間的電隔離。
該電晶體410包括該井407、汲極及源極植入物層429A及429B、一閘極431及一鈍化層433。在本發明之一實施例中，該Si層405可足夠厚使得該電晶體410可被視為一塊狀電晶體。若該矽層被製成足夠厚，則自該等電晶體及製程之角度看，尤其是在臨界尺寸(包括植入物及接合深度)愈發變小之更先進的CMOS節點處，該基板將看似並作為一塊狀基板，從而使得產生一最佳厚度，以此厚度可達成塊狀CMOS之相容性及最佳光學性能。
該井區域407為一摻雜矽層，該摻雜矽層使得經由產生一與該井之外側區域之摻雜物相反之摻雜物層而使互補型裝置整合於該相同之基板上。以此方式，在該井為一有n型摻雜井之情形下，該源極及該汲極植入物層429A及429B可包括例如p型摻雜矽。
該閘極431可包括例如金屬或多晶矽，其等可藉由一薄氧化物層(未圖示)而與該井407隔離。
該光學裝置420可包括該Si層405之摻雜及無摻雜區域、一金屬矽化物塊413、摻雜接觸區域435及437、經蝕刻區域439及該Ge層445。該金屬矽化物塊413包括一層材料，以防止該等光學裝置420及其他裝置之矽於該標準CMOS製程期間被金屬矽化物化。若該等光學裝置中之矽被金屬矽化物化，則會導致大量光學損耗。此外，該金屬矽化物塊413防止不需要之植入物進入該等導波件及其他光學裝置中，否則亦將造成不希望之損耗。該金屬矽化物塊413係可被蝕刻至該Si層405，使得可沈積該Ge層445。該Ge層445係可用於例如一光偵測器裝置中。此外，該Si矽層405中之經蝕刻區域439係可用於光學限制。該等蝕刻層439係可填充以例如一低k介電質，或可包括一氣隙而無再填充材料。填充材料可包括例如氧化矽或氮氧化物材料。
該基板401係可經背側蝕刻且該金屬層441係沈積於該經蝕刻區域，以為光學裝置，諸如該等光學裝置420提供一反射性表面。
圖4B係根據本發明之一使用一雙重SOI製程所製作之示例性整合的電氣與光電裝置之一橫截面。參見圖4B，所顯示之一整合的半導體結構430包括一電晶體410及若干光學裝置420及若干關聯之層。該整合的半導體結構430係可由關於圖3A而描述之流程所製作。該等層係用以製作該電晶體410及該等光學裝置420，以例如隔離該等裝置及提供至該等裝置之電連接。
該整合的半導體結構430包括一矽基板401、一掩埋之氧化物層403A、一雙重掩埋之氧化物層403B、矽層405A及405B、場氧化物409、一接觸層415、一金屬1層417、一通孔1層419、一金屬2層421、一最終金屬層423、一鈍化層425、一金屬蓋427及Ge層445。該金屬1層417、該金屬2層421、該最終金屬層及該金屬蓋427提供若干層之間及至諸如該電晶體410及該光學裝置420之電氣及光電裝置之電接觸。該通孔1層419及該接觸層415亦促成至該等裝置的電連接，同時經由於傳導性通孔之間包含絕緣材料而提供若干裝置之間之電隔離。
該電晶體410包括一SOI電晶體，該SOI電晶體具有於摻雜物植入製程期間形成於該包括井407之Si層中之源極及汲極區域、一閘極431及一鈍化層433。該閘極431可包括例如金屬或多晶矽，其等可藉由一薄氧化物層(未圖示)而與該井407隔離。
該等光學裝置420可包括該Si層405A之摻雜及無摻雜區域、一金屬矽化物塊413、摻雜接觸區域435及437、若干經蝕刻區域439及該Ge層445。該金屬矽化物塊413包括一層材料，以防止該等光學裝置420及其他裝置之矽於該標準CMOS製程期間被金屬矽化物化。若該等光學裝置中之矽被金屬矽化物化，則可導致大量光學損耗。此外，該金屬矽化物塊413防止不需要之植入物進入該等導波件及其他光學裝置中，否則亦將造成不希望之損耗。該自對準金屬矽化物塊413係可被蝕刻至該Si層405A，於此該Ge層445可能沈積。該Ge層445係可用於例如一光偵測器裝置中。此外，該Si層405中之若干經蝕刻區域439係可用於光學限制。該等蝕刻區域439係可填充以例如一低k介電質，或可包括一氣隙而無再填充材料。填充材料可包括例如氧化矽或氮氧化物材料。
在本發明之一實施例中，可使用一具有兩個Si層厚度之雙重SOI基板，以於該CMOS製程中為光學及電子裝置提供適合之層厚度。據此，可將一用於改良的光學裝置之較厚之Si層405A引入於該較薄Si層405B之下方，以進行標準CMOS電子裝置製程。在此示例性實施例中，該等電子裝置係位於該等光學裝置之頂部上，使得該等光學裝置製程不影響該電子裝置之性能。此外，可對隨繼將發生之電子裝置製程加以考量而設計該等光學裝置製程。
在本發明之另一實施例中，該等光學裝置係可製作於該等電子裝置之頂部上，但是這可能會改變該等標準CMOS電子裝置之性能。
圖4C係根據本發明之一使用一兩個矽層厚度所製作之示例性整合的電氣與光電裝置之一橫截面。參見圖4C，所顯示之一整合的半導體結構440包括一電晶體410及若干光學裝置420及若干關聯之層。該整合的半導體結構440係可由關於圖3B而描述之流程所製作。該等層係用以製作該電晶體410及該等光學裝置420，以例如隔離該等裝置及提供至該等裝置之電連接。
該整合的半導體結構440包括一矽基板401、一掩埋之氧化物層403、一井407、一矽層407B、一接觸層415、一金屬1層417、一通孔1層419、一金屬2層421、一最終金屬層423、一鈍化層425及一金屬蓋427。該金屬1層417、該金屬2層421、該最終金屬層及該金屬蓋427提供若干層之間及至諸如該電晶體410及該光學裝置420之電氣及光電裝置之電接觸。該通孔1層419及該接觸層415亦促成至該等裝置的電接觸，同時經由於傳導性通孔之間包含絕緣材料而提供若干裝置之間的電隔離。
該電晶體410包括一SOI電晶體，該SOI電晶體具有例如於摻雜物植入製程中形成於該井407中之源極及汲極區域、一閘極431及一鈍化層433。該閘極431可包括例如金屬或多晶矽，其等可藉由一薄氧化物層(未圖示)而與該井407隔離。
該光學裝置420包括該Si層407B之摻雜及無摻雜區域、一金屬矽化物塊413、摻雜接觸區域435及437、若干經蝕刻區域439及該Ge層445。該金屬矽化物塊413包括一層材料，以防止該等光學裝置420及其他裝置之矽於該標準CMOS製程期間被金屬矽化物化。若該等光學裝置中之矽被金屬矽化物化，則可導致大量光學損耗。此外，該金屬矽化物塊413防止不需要之植入物進入該等導波件及其他光學裝置中，否則亦將造成不希望之損耗。該金屬矽化物塊413係可被蝕刻至該Si層407B，於此該Ge層445可沈積。該Ge層445係可用於例如一光偵測器裝置中。此外，該Si層405中之若干經蝕刻區域439係可用於光學限制。該等蝕刻區域439係可填充以例如一低k介電質，或可包括一氣隙而無再填充材料。填充材料可包括例如氧化矽或氮氧化物材料。
在本發明之一實施例中，可於相同之沈積製程中藉由例如選擇性區域生長來沈積不同厚度之矽層。以此方式，Si層厚度係可針對特定之裝置而加以組態。例如，由於光學裝置可能需要較厚的層以便達成更好的光學限制，同時產生用於標準CMOS電子製程中之Si層厚度，故該等光學裝置420中之該Si層407B係可厚於該電晶體410中之該Si層407A。在本發明之另一實施例中，可生長一厚Si層，且對應於電子裝置之若干區域可被薄化。
圖4D係根據本發明之一實施例之利用晶圓/晶片結合所製作之示例性整合的電氣與光電裝置之一橫截面。參見圖4D，所顯示之一整合的半導體結構450包括一CMOS光子基板/晶片450、一CMOS電子基板/晶片460及該用於基板/晶片實體及電耦合之金屬蓋層427。該CMOS光子基板/晶片450包括若干光學裝置420及若干關聯之層，且該CMOS電子基板/晶片460包括電晶體410A及410B及若干關聯之層。該整合之半導體結構440係可由關於圖3C所描述之流程所製作。該等層係用以製作電晶體410A及410B及該等光學裝置420，以例如隔離該等裝置及提供至該等裝置之電連接。
該CMOS光子基板/晶片450包括一基板401A、一掩埋之氧化物403、一Si層405、一接觸層415A、一金屬1層417A及穿矽通孔(TSV)443A及443B。光學裝置420包括該Si層405之摻雜及/或無摻雜區域、一金屬矽化物塊413、摻雜接觸區域435及437、經蝕刻區域439及該Ge層445。該金屬矽化物塊413包括一層材料以防止該等光學裝置420及其他光學裝置中之矽於該標準CMOS製程期間被金屬矽化物化。若該等光學裝置中之矽被金屬矽化物化，則會導致大量光學損耗。此外，該金屬矽化物塊413防止不需要之植入物進入該等導波件或其他光學裝置中，否則亦將造成不希望之損耗。該金屬矽化物塊413係可被蝕刻至該Si層405，使得該Ge層445可沈積。該Ge層445係可用於例如一光偵測器裝置中。此外，該Si層405中之若干經蝕刻區域439係可用於光學限制。該等蝕刻區域439係可填充以例如一低k介電質，或可包括一氣隙而無再填充材料。填充材料可包括例如氧化矽或氮氧化物材料。
該CMOS電子基板/晶片460包括一矽基板401B、一井407、一接觸層415B、一金屬1層417B、一通孔1層419、一最終金屬層423、一鈍化層425、一金屬蓋427。該金屬1層417B、該最終金屬層423及該金屬蓋427提供若干層之間及至電氣及光電裝置(諸如電晶體410A及410B與光學裝置420)之電接觸。該接觸層415亦促成至該等裝置的電接觸，同時經由於傳導性通孔之間包含絕緣材料而提供若干裝置之間的電隔離。
電晶體410A及410B分別包括一塊狀電晶體，該塊狀電晶體具有例如於摻雜物植入製程期間分別形成於該井407中或基板401B之源極及汲極區域、以及一閘極431及一鈍化層433。該閘極431可包括例如金屬或多晶矽，其等係可藉由一薄氧化物層(未圖示)而與該井407隔離。
在本發明之一實施例中，可使用獨立的CMOS製程而製作該CMOS光子基板/晶片450及該CMOS電子基板/晶片460，使得該等製程對於各個類型之裝置而言均為最佳化。該等晶圓或替代性經切塊之晶片，之後可被結合在一起以形成一光電混雜模組。以此方式，層的厚度及摻雜程度係可加以組態以在個別結構中達成最佳的電子及光子性能，而不會併發與製作電子及光子結構關聯之性能上之取捨。
圖5係繪示根據本發明之一實施例之使用一淺溝槽作為一底部覆層之示例性結構之一示意圖。參見圖5，所顯示之整合的電子與光子結構500包括一電晶體511及一被整合於該Si基板513中之導波裝置510。
該電晶體511包括若干接觸件501、一閘極503、氧化物層505A及505B、源極507及汲極509。接觸件501包括金屬及/或傳導性材料以達成至該電晶體511之電接觸。該源極507及該汲極509係可藉由例如將摻雜物材料植入該基板513中之一矽層中而形成。該導波裝置包括沈積之Si層515及氧化物層505C。
電子器件製程一般於該矽中使用一淺溝槽，該淺溝槽被填充以二氧化矽或另一低係數介電質以於若干電晶體之間提供電隔離。另一製程可使用一區域氧化物形成(LOCOS)製程來產生電隔離，亦有異曲同工之效-起始矽晶圓之一區域係由二氧化矽或另一介電質所取代。此區域係可用作一導波件或其他光子結構之該底部覆層。儘管此結構於此處係指一場氧化物，亦可使用氧化物之外的其他材料。
在本發明之一實施例中，矽或另一具有較高係數之材料，諸如氮化矽或氮氧化矽係可於該場氧化物之上方沈積並被圖案化，進而生成該沈積的Si 515。若矽經沈積，其一般不會生成結晶矽。而是多晶矽或非晶矽。後續之製程，諸如熱退火或雷射處理可改良該矽之品質。若使用氮化矽，則其一般用於製作諸如導波件及耦合器之被動光學裝置，而非諸如調變器之主動裝置。在本發明之一實施例中，經由於該矽上直接生長一Ge光偵測器且不將一矽或氮化矽導波件直接耦合入該Ge區域中，可提供光偵測。
圖6係一繪示根據本發明之一實施例之一示例性磊晶橫向過度生長光學裝置之示意圖。參見圖6，所顯示之一肋型導波件600包括一磊晶橫向過度生長(ELO)Si層601、一淺溝槽隔離氧化物603及一Si基板605。
在本發明之一實施例中，可使用橫向磊晶過度生長(ELO)來沈積矽材料以於該場氧化物(即該淺溝槽隔離氧化物603)的上方之一小區域中形成一光子裝置。將對該ELOSi層601加以圖案化以形成一肋型導波件，其幾乎可等效於該基板中之一晶體矽導波件。以此方式，可製作大部分基於矽之光學裝置。
圖7係一繪示根據本發明之一實施例藉由移除矽而發生之示例性覆層的形成之示意圖。參見圖7，所顯示的是經由步驟700、720、740及760而經處理之一沈積Si層701A、一SiGe層703及一Si基板705。
在步驟700，顯示了該Si基板705，而沈積Si層701A係位於該SiGe層703上方。當該Ge含量至少超過Si之含量若干百分比時，可選擇性地蝕刻SiGe。在需要光子裝置之區域中，該SiGe層703係局部沈積之Si基板705之上方。矽之後可生長於該整個晶圓之上方或僅僅部分圍繞已沈積SiGe之區域。
在步驟720，該沈積之Si 701A係可經局部蝕刻直至該SiGe層703，繼步驟720的是步驟740，在此步驟中可使用一選擇性SiGe蝕刻來移除該SiGe區域。這有效地留出一層矽立於一氣穴之上方，該空氣覆層707係顯示於步驟760中，於該步驟可製作該光學裝置710。該空氣覆層707提供形成一導波件所需之折射率對比。剩餘之矽係可加以處理以形成導波件及其他光學裝置。
圖8係繪示根據本發明之一實施例之藉由氧植入及熱處理之示例性氧化物形成之示意圖。參見圖8，所顯示之一SiO2 形成製程包括步驟800及步驟802，其等包括一Si基板801、一光罩803、一植入有O2 之Si層805及一SiO2 層807。在本發明之一實施例中，O2 係可通過該光罩803而植入該Si基板801中，進而形成該植入有O2 之Si層805，如步驟800所示。
對該植入有O2 之Si層805之一熱處理產生該SiO2 層807，如步驟820所示。據此，此製程係可用以於該Si基板下方之一合適距離處形成若干覆層，進而促成光學限制。此外，SiO2 層807亦可對矽提供蝕刻選擇性且係可用以形成其他光學裝置。
圖9係一繪示根據本發明之一實施例之若干示例性背側蝕刻結構的示意圖。參見圖9，所顯示的是替代性經背側蝕刻裝置900及920。該經背側蝕刻裝置900包括一Si基板901及一光學裝置910。
矽基板一般係數百微米厚，且一整合之光學裝置需要的厚度大約為1微米或更小，這表明一定時蝕刻一般無法留下一受控數量之具有此一厚度的矽。一形成一背側覆層之方法係將矽局部地自該基板移除，且經由蝕刻僅留下所期望之矽厚度，如該經背側蝕刻裝置900中所顯示。一替代性方法是對該基板之該背側進行拋光至一更小的厚度，留出大約100微米或更少的矽，這仍遠大於該最終期望厚度且因此排除一定時蝕刻。
另一蝕刻方法是如關於圖8所描述者，於需要光子裝置之區域中使用氧的局部植入及熱處理，以提供一蝕刻阻止層。如經背側蝕刻裝置920中所示，該植入有O2 之Si層905藉由熱處理被轉變成該SiO2 層907。接著該SiO2 層907作為一蝕刻阻止層，因此無需一精確的蝕刻時間及受控的蝕刻速率。
在本發明之一實施例中，可使用一快速蝕刻來移除大部分的矽，繼之以一不同的蝕刻以準確地移除該剩餘的矽，且止於該氧化物或SiGe蝕刻阻止層上。該背側洞或可保持原樣，以空氣為一導波件提供該底部覆層，或者該背側洞可再填充以一低折射率材料，諸如二氧化矽或其他低k介電質。以一低折射率材料進行再填充之優點在於有能力控制該再填充材料之厚度，且潛在地於該背側上沈積一金屬面鏡，這與單單具有一空氣覆層不同，使得類似光柵耦合器之裝置受益匪淺。
在本發明之另一實施例中，可使用具有p型摻雜物或n型摻雜物之重摻雜的矽，以提供名義上未經摻雜的矽蝕刻選擇性。
圖10係一繪示根據本發明之一實施例之一示例性背側蝕刻結構之示意圖。參見圖10，所顯示的步驟1000及1020包括一沈積的Si層1001A、一SiGe層1003、一Si基板1005、一沈積及經處理之Si層1001A。
步驟1000繪示沈積於該Si基板1005上的該SiGe層1003上之該沈積Si層1001A。步驟1020繪示一製作於該沈積Si層中之光學裝置且使用該SiGe作為一蝕刻阻止層所蝕刻之該Si基板1005之該背側。
圖11係一繪示根據本發明之一實施例之具有金屬面鏡之一示例性背側蝕刻結構之示意圖。參見圖11，所顯示之該經背側蝕刻光子裝置1100包括一Si基板1101、一SiO2 再填充層1103、一金屬面鏡1105及一光柵結構1107。
該Si基板係可經背側蝕刻且再填充以SiO2 以形成該SiO2 再填充層1103。以此方式，對於整合於該Si基板1101中之光學元件而言，可獲得希望之光學限制。此外，可沈積一金屬層，則該金屬面鏡1105，可於類似光柵耦合器之裝置中提供改良之性能，諸如增加光學模式之限制。
在本發明之一實施例中，揭示了CMOS製程中單石整合光子及電子之方法及系統。關於此，光子及電子裝置係可製作於一單一互補型金屬氧化物半導體(CMOS)晶圓401上，而光子及電子裝置420及410之不同的矽厚度分別為405A/405B。電子及光子裝置410及420係可使用一塊狀CMOS製程於一絕緣體上半導體(SOI)晶圓401上製作。電子及光子裝置410及420係可使用一SOI CMOS製程於一SOI晶圓上製作。不同之矽層厚度係可使用一雙重SOI製程300及/或一選擇性區域生長製程314而製作。用於電子裝置之該等覆層807/907係可利用將一或數個氧植入物植入該CMOS晶圓及/或於該CMOS晶圓上使用CMOS溝槽氧化物505C/603而製作。用於該等光子裝置之矽材料515係可使用磊晶橫向過度生長而沈積於該CMOS溝槽氧化物505C上。用於光子裝置之覆層係可使用該等光子裝置下方之該CMOS晶圓之選擇性背側蝕刻區域而製作。用於光子裝置之該等反射性表面係可藉由使金屬1105沈積於該CMOS晶圓之該等經選擇性蝕刻之區域上而製作。使用氧植入而整合於該CMOS晶圓中之二氧化矽907係可用作該背側蝕刻之一蝕刻阻止層。整合於該CMOS晶圓中之鍺化矽1003係可用作該背側蝕刻之一蝕刻阻止層。光子及電極裝置係可於兩個互補型金屬氧化物半導體(CMOS)晶圓450及460上製作，且該等晶圓藉由將各個晶圓之至少一部分結合而針對光子與電子裝置具有不同之矽層厚度，其中該等CMOS晶圓中之一者包括該等光子裝置且另一CMOS晶圓包括該等電子裝置。
雖然本發明係參考某些實施例而得以描述的，熟悉此項技術者應瞭解，在不脫離本發明之範圍下，可對本發明做出各種變化並以等效物取而代之。此外，許多修正係可基於本發明之教示在不脫離本發明之範圍下為適應一特定情境或材料而做出。因此，本發明之意圖不在於將之限制於所揭示之若干特定實施例，而是本發明將涵蓋所有隸屬於專利申請範圍內之所有實施例。
103A-103K．．．分接頭
105A-105D．．．高速光學調變器
107A-107E．．．限幅放大器(TIA/LA)
109．．．類比及數位控制電路
111A-111D．．．高速光電二極體
112A-112D．．．控制區段
113A-113H．．．監測器光電二極體
115A-115D．．．光學終端
117A-117H．．．光柵耦合器
130CMOS．．．晶片
131．．．電子裝置/電路
133．．．光學及光電裝置
135．．．光源介面
137CMOS．．．晶片表面
139．．．光纖介面
141CMOS．．．防護環
143．．．晶片耦合器
145．．．光纖纜線
147．．．光源模組
203．．．淺溝槽模組
205．．．深溝槽模組
207．．．訂製植入物模組
209．．．井模組
211．．．閘極模組
213．．．源極/汲極模組
215．．．阻擋矽化金屬沈積模組
217．．．鍺模組
219．．．後端金屬模組
223．．．資料處理模組
302．．．Si/SiO2 蝕刻模組
303．．．淺/深溝槽模組
304．．．偏振模組
305．．．深溝槽模組
305A．．．溝槽模組
307．．．訂製植入物模組
309．．．井模組
311．．．閘極模組
313．．．源極/汲極植入物模組
314．．．磊晶/溝槽/植入物模組
315．．．阻擋矽化金屬沈積模組
317．．．鍺模組
319．．．後端金屬模組
319A．．．後端金屬模組
319B．．．後端金屬模組
321．．．晶圓/晶片結合模組
323．．．資料處理模組
400．．．整合之半導體結構
401．．．矽基板
401A．．．基板
401B．．．矽基板
403．．．掩埋之氧化物層
403A．．．掩埋之氧化物層
403B．．．雙重掩埋之氧化物層
405．．．矽層
405A,405B．．．矽層
407．．．井
407B．．．Si層
409．．．場氧化物
410．．．電晶體
410A,410B．．．電晶體
413．．．金屬矽化物塊
415．．．接觸層
415A．．．接觸層
415B．．．接觸層
417．．．金屬1層
417A．．．金屬1層
417B．．．金屬1層
419．．．通孔1層
420．．．光學裝置
421．．．金屬2層
423．．．最終金屬層
425．．．鈍化層
427．．．金屬蓋
429A．．．汲極植入物層
429B．．．源極植入物層
431．．．閘極
433．．．鈍化層
435,437．．．摻雜接觸區域
439．．．經蝕刻區域
440．．．整合之半導體結構
441．．．金屬層
443A,443B．．．穿矽通孔
445．．．Ge層
450．．．CMOS光子基板/晶片
460．．．CMOS電子基板/晶片
500．．．光子結構
501．．．接觸件
503．．．閘極
505A,505B,505C．．．氧化物層
507．．．源極
509．．．汲極
510．．．導波裝置
511．．．電晶體
513．．．Si基板
515．．．Si
600．．．肋型導波件
601．．．磊晶橫向過度生長(ELO)Si層
603．．．淺溝槽隔離氧化物
605．．．Si基板
701A．．．Si層
703．．．SiGe層
705．．．Si基板
707．．．空氣覆層
801．．．Si基板
803．．．光罩
805．．．植入有O2 之Si層
807．．．SiO2 層
900,920．．．替代性經背側蝕刻裝置
901．．．Si基板
903．．．光罩
905．．．植入有O2 之Si
907．．．SiO2
910．．．光學裝置
930．．．光學裝置
1001A．．．Si層
1003．．．SiGe層
1005．．．Si層
1100．．．經背側蝕刻裝置
1101．．．Si基板
1103．．．SiO2 再填充層
1105．．．金屬面鏡
1107．．．光柵結構
圖1A係根據本發明之一實施例之一光子賦能CMOS晶片之一方塊圖；
圖1B係一繪示根據本發明之一實施例之一示例性光子賦能CMOS晶片的一斜視圖之示意圖；
圖1C係一根據本發明之一實施例的一被耦合至一光纖纜線之示例性CMOS晶片之一示意圖；
圖2係根據本發明之一實施例之一包括背側蝕刻及金屬沈積之示例性光子賦能流程之一方塊圖；
圖3A係根據本發明之一實施例之一具有雙重SOI基板之一示例性光子賦能流程之一方塊圖；
圖3B係根據本發明之一實施例之之一具有不同光學及電子裝置層厚度之一示例性光子賦能流程之一方塊圖；
圖3C係根據本發明之一實施例之一包括晶圓/晶片結合之示例性光子賦能流程之一方塊圖；
圖4A係根據本發明之一實施例之示例性整合的電氣裝置與光電裝置之一橫截面圖；
圖4B係根據本發明之一利用一雙重SOI製程製作之示例性整合的電氣裝置與光電裝置之一橫截面圖；
圖4C係根據本發明之一實施例之利用兩個矽層厚度所製作的示例性整合的電氣裝置與光電裝置之一橫截面圖；
圖4D係根據本發明之一實施例之利用晶圓/晶片結合而製作的示例性整合的電氣裝置與光電裝置之一橫截面圖；
圖5係一繪示根據本發明之一實施例使用一淺溝槽作為一底部覆層之示例性結構之一示意圖；
圖6係根據本發明之一實施例之一示例性磊晶橫向過度生長之一示意圖；
圖7係一繪示根據本發明之一實施例，經由移除矽而發生之示例性覆層形成之一示意圖；
圖8係繪示根據本發明之一實施例藉由氧植入及熱處理而發生之一示例性氧化物形成之一示意圖；
圖9係繪示根據本發明之一實施例之若干示例性背側蝕刻結構之一示意圖；
圖10係繪示根據本發明之一實施例之一示例性背側蝕刻結構之一示意圖；及
圖11係根據本發明之一實施例之一具有金屬面鏡之示例性背側蝕刻結構之一示意圖。
200．．．光子賦能流程
201．．．流程之開始
203．．．淺溝槽
205．．．深溝槽模組
207．．．訂製植入物
209．．．井模組
211．．．閘極模組
213．．．源極/汲極植入物
215．．．阻擋矽化金屬沈積模組
217．．．鍺模組
219．．．後端金屬
220．．．初始CMOS製程
221．．．晶圓輸出
223．．．資料處理
225．．．蝕刻及金屬化

Claims (30)

  1. 一種用於半導體處理之方法，該方法包括：於一單一互補型金屬氧化物半導體(CMOS)晶圓上製作光子及電子裝置，該晶圓針對該等光子及電子裝置具有不同之矽層厚度；其中：該等光子及電子裝置被整合於來自該CMOS晶圓之一晶片中之光學傳收器(optical transceivers)；該等光學傳收器使用來自安裝於該晶片之一頂部表面上之一光源(optical source)模組之一單一連續波光源信號，而可操作以傳送(communicate)光學信號至該CMOS晶圓及自該CMOS晶圓傳送出該等光學信號；該等電子裝置係形成於一掩埋(buried)之氧化物層之頂部之一第一矽層，該掩埋之氧化物層係在一第二矽層上，其中該等光子裝置係形成於該第二矽層。
  2. 如請求項1之方法，其包括使用一塊狀CMOS製程於一絕緣體上半導體(SOI)晶圓上製作該等電子及光子裝置。
  3. 如請求項1之方法，其包括使用一SOI CMOS製程於一SOI晶圓上製作該等電子及光子裝置。
  4. 如請求項3之方法，其包括使用一雙重SOI製程製作該不同之矽層厚度。
  5. 如請求項3之方法，其包括使用一選擇性區域生長製程製作該等不同之層厚度。
  6. 如請求項1之方法，其包括利用將一或多個氧植入物植入該CMOS晶圓中來製作用於該等光子裝置之該等覆 層。
  7. 如請求項1之方法，其包括於該CMOS晶圓上使用CMOS溝槽氧化物製作用於該等光子裝置之該等覆層。
  8. 如請求項7之方法，其包括使用磊晶橫向過度生長，於該CMOS溝槽氧化物上沈積用於該等光子裝置之矽材料。
  9. 如請求項1之方法，其包括使用該等光子裝置下方之該CMOS晶圓的若干選擇性背側蝕刻區域製作用於該等光子裝置之該等覆層。
  10. 如請求項9之方法，其包括藉由使金屬沈積於該CMOS晶圓之該等經選擇性蝕刻區域來製作用於該等光子裝置之反射性表面。
  11. 如請求項9之方法，其包括將使用氧植入而被整合於該CMOS晶圓中之二氧化矽用作該背側蝕刻之一蝕刻阻止層。
  12. 如請求項9之方法，其包括使用被整合於該CMOS晶圓中之鍺化矽來作為該背側蝕刻之一蝕刻阻止層。
  13. 一種用於半導體處理之系統，該系統包括：於一單一互補型金屬氧化物半導體(CMOS)晶圓中製作之光子及電子裝置，該晶圓針對該等光子及電子裝置具有不同之矽層厚度；其中：該等光子及電子裝置被整合於來自該CMOS晶圓之一晶片中之光學傳收器；該等光學傳收器使用來自安裝於該晶片之一頂部表面 上之一光源模組之一單一連續波光源信號，而可操作以傳送光學信號至該CMOS晶圓及自該CMOS晶圓傳送出該等光學信號；該等電子裝置係形成於一掩埋之氧化物層之頂部之一第一矽層，該掩埋之氧化物層係在一第二矽層上，其中該等光子裝置係形成於該第二矽層。
  14. 如請求項13之系統，其中使用一塊狀CMOS製程而於一絕緣體上半導體(SOI)晶圓上製作該等電子及光子裝置。
  15. 如請求項13之系統，其中使用一SOI CMOS製程而於一SOI晶圓上製作該等電子及光子裝置。
  16. 如請求項15之系統，其中該等不同之矽層厚度係使用一雙重SOI製程來製作。
  17. 如請求項15之系統，其中該等不同的矽層厚度係使用一選擇性區域生長製程來製作。
  18. 如請求項13之系統，其中用於該等光子裝置之該等覆層係利用將一或多個氧植入物植入該CMOS晶圓中而製作。
  19. 如請求項13之系統，其中用於該等光子裝置之該等覆層係利用該CMOS晶圓上之CMOS溝槽氧化物而製作。
  20. 如請求項19之系統，其中用於該等光子裝置之矽材料係使用磊晶橫向過度生長而沈積於該CMOS溝槽氧化物上。
  21. 如請求項13之系統，其中用於該等光子裝置之該等覆層係使用該等光子裝置下方之該CMOS晶圓的若干選擇性 背側蝕刻區域而製作。
  22. 如請求項21之系統，其中用於該等光子裝置之反射性表面係藉由使金屬沈積於該CMOS晶圓之該等經選擇性蝕刻區域而製作。
  23. 如請求項21之系統，其中該等經背側蝕刻區域係使用藉由氧植入而被整合於該CMOS晶圓中之二氧化矽作為一蝕刻阻止層而製作。
  24. 如請求項21之系統，其中該等經背側蝕刻區域係使用被整合於該CMOS晶圓中之鍺化矽作為該背側蝕刻之一蝕刻阻止層而製作。
  25. 一種用於半導體處理之方法，該方法包括：於兩個互補型金屬氧化物半導體(CMOS)晶圓中製作光子及電子裝置，且藉由將該等晶圓中之各者之至少一部分結合起來而使得該等晶圓針對該等光子裝置與該等電子裝置具有不同的矽層厚度，其中該等CMOS晶圓中之一第一者包括該等光子裝置，且該等CMOS晶圓中之一第二者包括該等電子裝置，且其中光電(optoelectronics)傳收器使用一所接收一或多個連續波光源信號作為在該等CMOS晶圓中之該第一者之一源信號，而可操作以傳送光學及電氣信號。
  26. 如請求項25之方法，其包括使用穿矽通孔將該等電子裝置中之一或多者電氣地耦合至該等光學裝置中之一或多者。
  27. 一種用於半導體處理之系統，該系統包括： 製作於兩個互補型金屬氧化物半導體(CMOS)晶圓中之光子及電子裝置，該晶圓藉由將該等晶圓中之各者之至少一部分結合起來而針對該等光子裝置與電子裝置具有不同的矽層厚度，其中該等CMOS晶圓中之一第一者包括該等光子裝置，且該等CMOS晶圓中之一第二者包括該等電子裝置，且其中光電傳收器使用一所接收一或多個連續波光源信號作為在該等CMOS晶圓中之該第一者之一源信號，而可操作以傳送光學及電氣信號。
  28. 如請求項27之系統，其中該等電子裝置中之一或多者係使用穿矽通孔而電氣地耦合至該等光學裝置中之一或多者。
  29. 一種用於半導體處理之方法，該方法包括：使用一塊狀CMOS製程，於一單一絕緣體上半導體(SOI)互補型金屬氧化物半導體(CMOS)晶圓中製作光子及電子裝置，其中該等SOI CMOS晶圓中之一矽層厚度能促成塊狀CMOS電晶體及光學裝置。
  30. 一種用於半導體處理之系統，該系統包括：使用一塊狀CMOS，於一單一絕緣體上半導體(SOI)互補型金屬氧化物半導體(CMOS)晶圓中製作之光子及電子裝置，其中該SOI CMOS晶圓中之一矽層厚度能促成塊狀CMOS電晶體及光學裝置。
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