CN103207925B - 产生集成电路模型的方法 - Google Patents
产生集成电路模型的方法 Download PDFInfo
- Publication number
- CN103207925B CN103207925B CN201210235529.2A CN201210235529A CN103207925B CN 103207925 B CN103207925 B CN 103207925B CN 201210235529 A CN201210235529 A CN 201210235529A CN 103207925 B CN103207925 B CN 103207925B
- Authority
- CN
- China
- Prior art keywords
- node
- voltage
- circuit
- connection configuration
- circuit connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 27
- 238000002955 isolation Methods 0.000 claims abstract description 52
- 238000012360 testing method Methods 0.000 claims abstract description 48
- 238000004088 simulation Methods 0.000 claims abstract description 11
- GOLXNESZZPUPJE-UHFFFAOYSA-N spiromesifen Chemical compound CC1=CC(C)=CC(C)=C1C(C(O1)=O)=C(OC(=O)CC(C)(C)C)C11CCCC1 GOLXNESZZPUPJE-UHFFFAOYSA-N 0.000 claims description 3
- 239000004744 fabric Substances 0.000 claims 1
- 230000007547 defect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 12
- 230000005611 electricity Effects 0.000 description 5
- 239000003795 chemical substances by application Substances 0.000 description 3
- KZNMRPQBBZBTSW-UHFFFAOYSA-N [Au]=O Chemical compound [Au]=O KZNMRPQBBZBTSW-UHFFFAOYSA-N 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000012812 general test Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
本发明公开了一种产生集成电路模型的方法,根据电路连接布局、隔离单元拓朴、端口电压规格文件来产生集成电路测试模型，可使产生模型的过程摆脱人为因素造成的耗时或错误等缺点。除此以外，在追踪电路连接布局内节点的电流路径的过程中，加上部分限制，可使得所产生的集成电路测试模拟模型更为精确。
Description
技术领域
本发明揭示一种产生集成电路模型的方法，尤指一种通过追踪电路连接布局中各节点的电流路径来产生集成电路模型的方法。
背景技术
一般对集成电路进行的测试或模拟中，包含确定集成电路中界面端口(InterfacePin)的电源域(Power Domain)、该电源域的隔离信息(Isolation Information)、以及该电源域的正确操作电压。
然而，在这些对集成电路的测试或模拟中，上述电源域以及操作电压等信息常需要以人工方式设定，亦即需要根据设计其测试或模拟方式的工程师所知的数据来判断并输入该些信息。这么做的缺点包含：(1)部分由界面端口至其对应的电源节点与接地节点的路径可能会误漏；(2)测试或模拟每一个界面端口的时间太长；(3)在建立界面端口清单时，可能会漏失部分界面端口。
而在这些对集成电路的测试或模拟中，上述隔离信息也同样需要以人工方式来设定，而人工方式设定隔离信息所带来的缺点包含：(1)测试或模拟每一个界面端口的时间太长；(2)极易在所建立的集成电路电压模型中漏失部分被隔离元件的信息，导致测试或模拟结果产生错误。除此以外，在根据人工设定的隔离信息来实际对集成电路进行隔离测试或模拟时，也会导致准备模拟电路的过程耗时，甚至可能需要至少二次以上的模拟才能够确保模拟中应该要被关闭电源的部份元件可在正确的时间内被关闭电源，故根据人工设定的隔离信息来实际对集成电路进行隔离测试或模拟将难以避免耗时这个缺点。
发明内容
本发明的目的在于解决现有技术中测试或模拟集成电路时所导致发生的信息不正确或是过于耗时的问题，本发明揭示了一种产生集成电路模型的方法。该方法包含根据一电路连接布局与一隔离单元拓朴(Isolation Cell Topology)产生一电路隔离节点文件；根据该电路连接布局与一端口电压规格文件，产生一界面节点电压布局；及根据该电路隔离节点文件与该界面节点电压布局，产生一集成电路电压模型。
附图说明
图1为根据本发明的一实施例所揭示的产生集成电路模型的方块图;
图2为在产生界面节点电压布局的过程中为电路连接布局中的一节点决定其对应的一电源节点与一接地节点的示意图;
图3为在电路连接布局中追踪一输入节点的电流路径以决定其对应的电源节点与接地节点的示意图;
图4为在电路连接布局中追踪一输出节点的电流路径以决定其对应的电源节点与接地节点的示意图;
图5为在电路连接布局中追踪一节点的电流路径以决定其对应的电源节点与接地节点的过程中以低压降线性稳压器当做该节点的电源节点的示意图;
图6为图5将低压降线性稳压器当做原节点的电源节点后，重新以低压降线性稳压器的输入端当作新节点来追踪其电流路径的示意图;
图7为本发明在追踪节点的电流路径时判定该电流路径经过的一测试元件是否为隔离元件的示意图。
其中，附图标记说明如下：
102 隔离单元拓朴；
104 电路连接布局；
106 端口电压规格文件；
110 指令集程序；
130 电路隔离节点文件；
140 界面节点电压布局；
150 节点群集的模拟电压；
160 电源关闭节点文件；
170 集成电路电压测试模型；
180 集成电路功能方块测试模型；
500 电路方块；
510 低压降线性稳压器；
520 测试元件；
P、TP、NSP、Intp 节点；
VDD、DVDD、AV 电源节点；
DG、AG 接地节点；
IP 输入节点；
OP 输出节点；
Isoc 隔离点；
D1、D2、D4、D5 P型金氧半晶体管；
D3、D6 N型金氧半晶体管。
具体实施方式
请参阅图1，其为根据本发明的一实施例所揭示的产生集成电路模型的方块图。如图1所示，本发明所产生的集成电路模型主要包含有集成电路电压测试模型170与集成电路功能方块测试模型180。
在图1中，电路连接布局104记录受测试集成电路中的元件及元件间的连接布局，隔离单元拓扑102则是记录隔离元件的元件连结特征及受测试集成电路中的隔离点，以辅助判断受测试集成电路中各元件是否为隔离元件或受测试集成电路中是否具有隔离元件，而端口电压规格文件106则是记录受测试集成电路中各界面端口会出现的电位，例如上限电位、下限电位、或是不同操作模式下的相异电位值等。
指令集程序110会对应于电路连接布局104与隔离单元拓扑102来撷取出部份指令，并将电路连接布局104与隔离单元拓扑102当作输入参数而载入于所撷取的该些指令来进行测试，以产生出同时具有受测试集成电路的界面端口电位值信息与电路布局信息的界面节点电压布局140。
同样地，指令集程序110会对应于隔离单元拓朴102与电路连接布局104载入部分指令，并将隔离单元拓朴102与电路连接布局104当作输入参数而载入于所撷取的该些指令来进行测试，以产生出同时具有受测试集成电路的电路布局信息与隔离元件信息的电路隔离节点文件130。
根据本发明的一实施例，上述以测试产生电路隔离节点文件130与界面节点电压布局140的过程，主要是以追踪受测试集成电路内各节点在电路连接布局104的电流路径来进行。
首先，在产生界面节点电压布局140的过程中对各节点在电路连接布局104的电流路径所进行的追踪，其主要目的是为每一个节点决定其对应的一电源节点与一接地节点。请参阅图2，其图示在产生界面节点电压布局140的过程中为电路连接布局104中的一节点P决定其对应的一电源节点VDD与一接地节点DG的示意图。在追踪由节点P出发的电流路径的过程中，当电流路径经电源节点VDD所在的电源端或接地节点DG所在的接地端时，便会停止对电流路径的追踪，并将节点P、电源节点VDD、以及接地节点DG的组合记录于界面节点电压布局140中。如此一来，界面节点电压布局140便会具有节点P具有对应的电源节点VDD与接地节点DG的记录。
在上述为电路连接布局104的每一节点决定其电源节点与接地节点的过程中，需要遵守部份限制，而这些限制主要与所追踪的节点被当作一输入节点或一输出节点来区分。首先，当所追踪的节点被当作一输入节点时，会禁止追踪该输入节点的电流路径在电路连接布局104中所经的金氧半晶体管的源极或漏极；而当所追踪的节点被当作一输出节点时，会禁止追踪该输出节点的电流路径在电路连接布局104中所经的金氧半晶体管的栅极。这些限制主要是与输入节点是用来通过栅极控制金氧半晶体管的开关状态，且输出节点是接收由金氧半晶体管的漏极或源极传输而来的电流等特性有关。
请参阅图3，其为在电路连接布局104中追踪一输入节点IP的电流路径以决定其对应的电源节点与接地节点的示意图。如图3所示，由输入节点IP出发的电流在遇到P型金氧半晶体管D1的漏极时，即不再追踪经P型金氧半晶体管D1的电流路径，故无法将位于P型金氧半晶体管D1的源极的电源节点DVDD当作输入节点IP的电源节点；而由输入节点IP出发的电流在遇到P型金氧半晶体管D2的栅极与N型金氧半晶体管D3的栅极时，仍会继续进行追踪，故得以决定位于P型金氧半晶体管D2的源极的电源节点AV及位于N型金氧半晶体管D3的源极的接地节点AG各自当作输入节点IP的电源节点与接地节点。
请参阅图4，其为在电路连接布局104中追踪一输出节点OP的电流路径以决定其对应的电源节点与接地节点的示意图。如图4所示，由输出节点OP出发的电流在遇到P型金氧半晶体管D4的栅极时，即不再追踪经P型金氧半晶体管D4的电流路径，故无法将位于P型金氧半晶体管D4的源极的电源节点LV当作输出节点OP的电源节点；而由输出节点OP出发的电流路径在遇到P型金氧半晶体管D5的漏极与N型金氧半晶体管D6的漏极时，仍会继续进行追踪，故得以决定位于P型金氧半晶体管D5的源极的电源节点HV及位于N型金氧半晶体管D6的源极的接地节点HG各自当作输出节点OP的电源节点与接地节点。
另外，为了明确定义电路连接布局104中衍生的内部电源，在追踪节点的电流路径以决定对应的电源节点与接地节点的过程中，也需要找出在电路连接布局104内代表上述内部电源的低压降线性稳压器(Low Dropout Regulator，LDO Regulator)。
请参阅图5，其为在电路连接布局104中追踪一节点TP的电流路径以决定其对应的电源节点与接地节点的过程中以低压降线性稳压器510当做节点TP的电源节点的示意图。请参阅图6，其为图5将低压降线性稳压器510当做节点TP的电源节点后，重新以位于低压降线性稳压器510的输入端的节点NSP当作新节点来追踪其电流路径的示意图。请注意，在图5与图6的电路方块500内部所示的元件可为任意元件的组合，且低压降线性稳压器510内部包含的元件亦可以其他同样可实施低压降线性稳压器的元件组合所替代，而皆不受图5与图6所示电路元件组合的限制。
在图5中，当以节点TP为起点的电流路径通过电路方块500后到达了节点NSP，并通过电路连接布局104而得知低压降线性稳压器510的存在，则本发明会如图5所示将节点TP的电流路径的追踪停止于节点NSP，并将节点NSP当作是节点TP的电源节点。接着在图6中，会重新以节点NSP为起点来追踪其电流路径，以决定节点NSP的电源节点与接地节点。在本发明的另一实施例中，低压降线性稳压器510的输出端节点也可以拿来当作新的起点来追踪其电流路径，而未受限于图5与图6所示位于低压降线性稳压器510的输入端的节点NSP。
另外，在产生电路隔离节点文件130的过程中对各节点在电路连接布局104的电流路径所进行的追踪，其主要目的是找出在电路连接布局104中符合隔离单元拓朴102记录的隔离元件连结特征的元件，且上述符合隔离元件连结特征的元件即可被判定为隔离元件。在电路连接布局104中判断隔离元件的条件为，当由一节点追踪其电流路径并途经一元件，且该元件的一输入端连接于隔离单元拓朴102所记录的一隔离点时，该元件即可被认定为隔离元件。请参阅图7，其为本发明在追踪节点Intp的电流路径时判定该电流路径经过的一测试元件520是否为隔离元件的示意图，其中图7所示的隔离元件连结特征与隔离点位置已事先储存于隔离单元拓朴102。如图7所示，由于测试元件520的一输入端连接于隔离单元拓朴102所记录的一隔离点Isoc，故测试元件520满足了上述的判定条件而被判定为隔离元件。在判定测试元件520为隔离元件以后，测试元件520为隔离元件的事件也会被记录于电路隔离节点文件130。请注意，在本发明的其他实施例中，图7的测试元件520内部所示的元件可为任意元件的组合，而不受图7所示测试元件520内包含的电路元件的限制。
在电路隔离节点文件130与界面节点电压布局140被产生后，即可再根据电路隔离节点文件130与界面节点电压布局140产生出待测试集成电路的集成电路电压测试模型170，其中集成电路电压测试模型170包含有待测试集成电路中的隔离元件信息与每一节点的电源节点与接地节点等信息。
在本发明的一实施例中，在根据电路隔离节点文件130与界面节点电压布局140产生出待测试集成电路的集成电路电压测试模型170的过程中，界面节点电压布局140会另外加入电路连接布局104中部分在测试时被设定为电源关闭状态的元件或节点等信息。如图1所示，其可再以电源关闭节点文件160更新界面节点电压布局140，以使所产生的集成电路电压测试模型170可另外包含不同测试状态下不同节点或元件被关闭电源的测试结果。请注意，电源关闭节点文件160包含上述电路连接布局104中在测试时被设定为电源关闭状态的元件或节点等信息，且该些信息可由工程师或根据不同的测试需要来动态地直接进行设定。
另外，在产生集成电路功能方块测试模型180时，主要是先根据界面节点电压布局140与端口电压规格文件106来产生多个节点群集(Node Group)的模拟电压150，其中此处所述的节点群集即为上述图3中所提及输入节点IP与其对应的电源节点AV与接地节点AG的组合或是图4中所提及输出节点OP与其对应的电源节点HV与接地节点FG的组合。将节点群集中节点与其对应的电源节点及接地节点的信息与端口电压规格文件106中受测试集成电路的各界面端口会出现的电位信息加以结合起来，就可以得到该节点与其对应的电源节点与接地节点在受测试集成电路运作时会出现的模拟电位值。最后，在将多个节点群集的模拟电压150的信息与受测试模拟电路内各电路功能方块的信息加以结合，即可产生集成电路功能方块测试模型180。在集成电路功能方块测试模型180中，包含有受测试集成电路内各电路功能方块在运作时的模拟电压信息。
通过本发明所揭示产生集成电路测试模型的方法，可以将集成电路的测试模型针对不同的需要来进行直接或自动的设定而产生，故相对于现有技术非常的省时且有效率，也不容易出现人为造成的错误。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利权利要求范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (13)
1.一种产生集成电路模型的方法，包含：
根据一电路连接布局与一隔离单元拓朴产生一电路隔离节点文件，其中该隔离单元拓扑是记录隔离元件的元件连结特征及受测试集成电路中的隔离点，该电路隔离节点文件中记录的隔离节点是当由一节点追踪其电流路径并途经一元件，且该元件的一输入端连接于该隔离单元拓扑所记录的隔离点；
根据该电路连接布局与一端口电压规格文件，产生一界面节点电压布局；及
根据该电路隔离节点文件与该界面节点电压布局，产生一集成电路电压测试模型。
2.如权利要求1所述的方法，其中根据该电路连接布局与该隔离单元拓朴产生该电路隔离节点文件包含：
执行一指令集程序中包含的至少一第一指令，并以该电路连接布局与该隔离单元拓朴作为该至少一第一指令的输入参数，以产生该电路隔离节点文件；及
其中根据该电路连接布局与该端口电压规格文件，产生该界面节点电压布局包含：
执行该指令集程序中包含的至少一第二指令，并以该电路连接布局与该端口电压规格文件作为该至少一第二指令的输入参数，以产生该界面节点电压布局。
3.如权利要求1所述的方法，其中根据该电路连接布局与该端口电压规格文件，产生该界面节点电压布局包含：
追踪该电路连接布局所包含的一节点在该电路连接布局中的电流路径，并根据该端口电压规格文件中所记录该电路连接布局所包含的各节点的电压规格，决定该节点对应的一电源节点与一接地节点；及
记录该节点以及其所对应的该电源节点与该接地节点，以产生该界面节点电压布局。
4.如权利要求3所述的方法，其中追踪该电路连接布局所包含的该节点在该电路连接布局中的电流路径，并根据该端口电压规格文件中所记录该电路连接布局所包含的各节点的电压规格，决定该节点对应的该电源节点与该接地节点包含：
当该节点被设定为一输入节点时，禁止追踪该节点的电流路径在该电路连接布局中所经的金氧半晶体管的源极或漏极。
5.如权利要求3所述的方法，其中追踪该电路连接布局所包含的该节点在该电路连接布局中的电流路径，并根据该端口电压规格文件中所记录该电路连接布局所包含的各节点的电压规格，决定该节点对应的该电源节点与该接地节点包含：
当该节点被设定为一输出节点时，禁止追踪该节点的电流路径在该电路连接布局中所经的金氧半晶体管的栅极。
6.如权利要求3所述的方法，其中追踪该电路连接布局所包含的该节点在该电路连接布局中的电流路径，并根据该端口电压规格文件中所记录该电路连接布局所包含的各节点的电压规格，决定该节点对应的该电源节点与该接地节点包含：
当该节点的电流路径在该电路连接布局中经在该电路连接布局中的一低压降线性稳压器时，将该低压降线性稳压器的一输入端或一输出端设定为该节点的该电源节点；及
追踪该低压降线性稳压器的该输入端或该输出端在该电路连接布局中的电流路径。
7.如权利要求1所述的方法，其中根据该电路连接布局与该隔离单元拓朴产生该电路隔离节点文件包含：
追踪该电路连接布局所包含的一节点在该电路连接布局中的电流路径，并根据该隔离单元拓朴所记录的隔离元件的元件连结特征以及至少一个隔离点，确认该节点在该电路连接布局中的电流路径是否经一隔离元件；及
当确认该节点在该电路流经布局中的电流路径流经一隔离元件时，记录该隔离元件，以产生该电路隔离节点文件。
8.如权利要求7所述的方法，其中追踪该电路连接布局所包含的该节点在该电路连接布局中的电流路径，并根据该隔离单元拓朴中所记录的隔离元件的元件连结特征以及该至少一个隔离点，确认该节点在该电路连接布局中的电流路径是否经一隔离元件包含：
当该节点在该电路连接布局中的电流路径所经的一元件具有连接至该至少一个隔离点的其中的一隔离点的一输入端时，判断该元件符合该隔离单元拓朴所记录的隔离元件的元件连结特征而为一隔离元件。
9.如权利要求1所述的方法，另包含：
根据该界面节点电压布局与该端口电压规格文件，决定该界面节点电压布局包含的多组节点群集的模拟电压，其中该多组节点群集的每一节点群集包含一节点及该节点对应的一电源节点与一接地节点；及
根据该多组节点群集的模拟电压，产生一集成电路功能方块测试模型。
10.如权利要求1所述的方法，其中根据该电路隔离节点文件与该界面节点电压布局，产生该集成电路电压测试模型包含：
以一电源关闭节点文件更新该界面节点电压布局，以产生已更新的一界面节点电压布局；及
根据该电路隔离节点文件与已更新的该界面节点电压布局，产生该集成电路电压测试模型。
11.如权利要求7所述的方法，其中集成电路电压测试模型包含有待测试集成电路中的隔离元件信息与每一节点的电源节点与接地节点。
12.如权利要求9所述的方法，其中根据该界面节点电压布局与该端口电压规格文件，决定该界面节点电压布局包含的多组节点群集的模拟电压；并根据该多组节点群集的模拟电压，产生该集成电路功能方块测试模型包含：
将该节点群集中节点与其对应的该电源节点及该接地节点的信息与该端口电压规格文件中受测试集成电路的各界面端口会出现的电位信息加以结合，以得到该节点与其对应的该电源节点与该接地节点在受测试集成电路运作时会出现的该模拟电压；
将该模拟电压的信息与受测试集成电路内各电路功能方块的信息加以结合，以产生该集成电路功能方块测试模型；
其中，该集成电路功能方块测试模型包含有受测试集成电路内各电路功能方块在运作时的模拟电压信息。
13.如权利要求10所述的方法，其中该电源关闭节点文件包含有该界面节点电压布局中在测试时设定为电源关闭状态的元件或节点。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW101101352A TWI448711B (zh) | 2012-01-13 | 2012-01-13 | 產生積體電路模型的方法 |
| TW101101352 | 2012-01-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103207925A CN103207925A (zh) | 2013-07-17 |
| CN103207925B true CN103207925B (zh) | 2016-08-17 |
Family
ID=48755146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210235529.2A Active CN103207925B (zh) | 2012-01-13 | 2012-07-09 | 产生集成电路模型的方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8713497B2 (zh) |
| CN (1) | CN103207925B (zh) |
| TW (1) | TWI448711B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015053852A1 (en) * | 2013-10-07 | 2015-04-16 | Parviz Saghizadeh | Complex layout-based topological data analysis of analog netlists to extract hierarchy and functionality |
| KR20150117775A (ko) * | 2014-04-10 | 2015-10-21 | 에스케이하이닉스 주식회사 | 테스트 장치 및 그의 동작 방법 |
| US9830414B2 (en) | 2014-06-16 | 2017-11-28 | Raytheon Company | Pattern matching techniques in analog and mixed signal circuits |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6577992B1 (en) * | 1999-05-07 | 2003-06-10 | Nassda Corporation | Transistor level circuit simulator using hierarchical data |
| US20050027491A1 (en) * | 2003-07-29 | 2005-02-03 | Telefonaktiebolaget Lm Ericsson (Publ) | Symbolic analysis of electrical circuits for application in telecommunications |
| DE10343344B4 (de) * | 2003-09-12 | 2006-04-20 | Infineon Technologies Ag | Verfahren zum Prüfen einer elektrischen Schaltung |
| US8428928B1 (en) * | 2003-11-13 | 2013-04-23 | Cadence Design Systems, Inc. | System and method for dynamically representing repetitive loads of a circuit during simulation |
| US7392170B1 (en) * | 2003-11-13 | 2008-06-24 | Cadence Design Systems, Inc. | System and method for dynamically compressing circuit components during simulation |
| US7818158B2 (en) * | 2005-09-21 | 2010-10-19 | Synopsys, Inc. | Method for symbolic simulation of circuits having non-digital node voltages |
| US7304514B2 (en) * | 2006-04-06 | 2007-12-04 | Atmel Corporation | Methods and circuits for sensing on-chip voltage in powerup mode |
| CN101650408B (zh) * | 2008-08-12 | 2011-11-30 | 华为技术有限公司 | 一种检测集成电路负载在线功耗的方法、装置和设备 |
| JP5560700B2 (ja) * | 2009-12-24 | 2014-07-30 | 富士通セミコンダクター株式会社 | 設計支援装置、設計支援方法及び設計支援プログラム |
| TW201122869A (en) * | 2009-12-25 | 2011-07-01 | Ssu-Pin Ma | Layout assisting method and system |
-
2012
- 2012-01-13 TW TW101101352A patent/TWI448711B/zh active
- 2012-07-09 CN CN201210235529.2A patent/CN103207925B/zh active Active
-
2013
- 2013-01-01 US US13/732,422 patent/US8713497B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20130185683A1 (en) | 2013-07-18 |
| CN103207925A (zh) | 2013-07-17 |
| TW201329473A (zh) | 2013-07-16 |
| US8713497B2 (en) | 2014-04-29 |
| TWI448711B (zh) | 2014-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111007840A (zh) | 一种整车控制器硬件在环测试平台及方法 | |
| CN103207925B (zh) | 产生集成电路模型的方法 | |
| CN104504248A (zh) | 一种基于设计数据分析的故障诊断建模方法 | |
| CN109298317A (zh) | 一种中低频电路的智能化测试装置及其测试方法 | |
| CN108957160A (zh) | 有源配电网馈线自动化系统测试方法 | |
| Celeita et al. | Fault location framework for distribution systems with DG using DSSim-PC | |
| Zivkovic et al. | Requirements, for Industrial Analog Faulf-Simulator | |
| CN103165203A (zh) | 核电站电路板件检测方法 | |
| KR20010040210A (ko) | 반도체 집적회로의 고장검사방법 및 레이아웃방법 | |
| Coyette et al. | Optimization of analog fault coverage by exploiting defect-specific masking | |
| Xama et al. | Automatic testing of analog ICs for latent defects using topology modification | |
| Krishnan et al. | Block-level bayesian diagnosis of analogue electronic circuits | |
| Renovell et al. | Modeling gate oxide short defects in CMOS minimum transistors | |
| Leger et al. | Mixed-signal test automation: Are we there yet? | |
| Ludwig et al. | Agent-based grid automation in distribution grids: Experiences under real field conditions | |
| Huang et al. | Specification back-propagation and its application to DC fault simulation for analog/mixed-signal circuits | |
| Saikiran et al. | Graph Theory Based Defect Simulation Framework for Analog and Mixed Signal (AMS) Circuits with Improved Time-Efficiency | |
| CN206148431U (zh) | 集成电路 | |
| Harvey et al. | Defect oriented test development based on inductive fault analysis | |
| CN111079368A (zh) | 电平移位电路版图设计方法及装置、介质 | |
| Liu et al. | Fault diagnosis for analog integrated circuits based on the circuit layout | |
| Kabisatpathy et al. | Fault detection and diagnosis in analog integrated circuits using artificial neural network in a pseudorandom testing scheme | |
| Fang et al. | Implementation of Defect Oriented Testing and ICCQ testing for industrial mixed-signal IC | |
| Liu | Knowledge-based systems in power systems: Applications and development methods | |
| JP2007505295A (ja) | 電気回路の試験方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |