CN206148431U - 集成电路 - Google Patents

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Abstract

本公开涉及集成电路。集成电路的实现方式可以包括：每个都具有阳极和阴极的一个或多个二极管，所述一个或多个二极管中的每个二极管可以与电压域耦接。一个或多个测试管脚可以与一个或多个二极管耦接。所述测试管脚可以被配置为耦接到测试器。所述一个或多个二极管可以位于一个或多个内部模拟节点上，从而检测一个或多个模拟故障的存在。所述一个或多个二极管可以配置为在所述集成电路的常规操作期间保持非激活。根据本公开的实施例，可以提供改进的集成电路，以测试集成电路中的模拟故障。

Description

集成电路
相关申请的交叉引用
本申请要求于Ronny Vanhooren、Wim Dobbelaere、Vahap Baris Esen、AnthonyB.G.Coyette和Georges G.E.Gielen于2015年9月15日提交的名为“Analog FaultCoverage Using Test Diodes”的美国临时专利申请No.62/218,755的提交日的权益，该申请的全部公开内容通过引用合并于此。
技术领域
本申请的方面总体涉及具有模拟节点的集成电路，例如车辆的构件。
背景技术
传统地，为了测试集成电路中的模拟故障，通过测试电路的功能来测试各模拟构件的结构。在一些传统的情形中，单独的电路构件的功能被单独测试。
实用新型内容
在现有技术中，需要提供改进的集成电路，以测试集成电路中的模拟故障。至少针对此，提出了本公开的至少一个实现方式。
集成电路的实现方式可以包括：每个都具有阳极和阴极的一个或多个二极管，其中所述一个或多个二极管中的每个二极管可以与电压域耦接。一个或多个测试管脚可以与一个或多个二极管耦接。测试管脚可以被配置为耦接到测试器。一个或多个二极管可以位于一个或多个内部模拟节点上，以检测一个或多个模拟故障的存在。所述一个或多个二极管可以被配置为在集成电路的常规操作期间保持非激活。
集成电路的实现方式可以包括以下中的一个、全部或任意：
所述一个或多个二极管可以是晶体管。
所述一个或多个二极管可以不是集成电路的激活的构件，并且可以在集成电路的测试之后不被激活。
集成电路的实现方式可以包括：一个或多个二极管以及耦接到所述一个或多个二极管的测试管脚，其中每个二极管具有耦接到一个或多个内部模拟节点的阳极和阴极。当向测试管脚施加测试电压时，在一个或多个二极管处的电流检测在一个或多个内部模拟节点处的故障的存在。一个或多个二极管可以被配置为在集成电路的常规操作期间保持非激活。
集成电路的实现方式可以包括以下中的一个、全部或任意：
所述一个或多个二极管可以是晶体管。
所述一个或多个二极管可以不是集成电路的激活的构件，并且可以在集成电路的测试之后不被激活。
所述一个或多个二极管的阳极可以一起耦接在与单个电压域，并且当向测试管脚施加测试电压时，在阳极处的电流可以检测故障的存在，并且该故障可以是下拉故障。
所述一个或多个二极管的阴极可以与单个电压域耦接在一起，并且当向测试管脚施加测试电压时，在阴极处的电流可以检测故障的存在，并且该故障可以是上拉故障。
根据本公开的至少一个实施方式/实施例，可以提供改进的集成电路，以测试集成电路中的模拟故障。
本领域普通技术人员从说明书和附图中以及从权利要求中可以明了前面提到的以及其它的方面、特征和优点。
附图说明
以下将结合附图描述实现方式，其中相同的标记指示相同的元件，并且：
图1A-1C是使用传统的模拟测试方法未检测出故障的、在操作期间导致模拟故障的缺陷的扫描电子显微镜图像；
图2是通过传统的模拟测试方法未检测出的故障的电路图，其中该故障表示为电阻；
图3是可测试性电路的一个实现方式的一个可能的配置的电路图；
图4是可测试性电路的一个实现方式的另一个可能的配置的电路图；
图5是可测试性电路的一个实现方式的另一个可能的配置的电路图；
图6是可测试性电路的一个实现方式的一个可能的配置的电路图，该电路例示了两个可能的故障；
图7是可测试性电路的一个实现方式的另一个可能的配置的电路图，该电路例示了两个可能的故障；
图8是可测试性电路的一个实现方式的另一个可能的配置的电路图，该电路使用晶体管作为二极管，并示出了两个可能的故障；
图9是示出图6中的电路中的良好部分与故障部分的响应之间的分离的图像；
图10是示出图7中的电路中的良好部分与故障部分的响应之间的分离的图像；
图11是示出来自图8的电路的、对于各工艺技术角的良好部分与故障部分的响应之间的分离的图像；
图12A-12B是示出来自于两个不同的工艺角的瞬态仿真的图像；
图13是示出一个电路实现方式的测试结果的图像；
图14是示出一个电路实现方式的测试结果的另一个图像；
图15是示出一个电路实现方式的测试结果的另一个图像；
图16A-16B是示出具有测试二极管的集成电路实现方式(图16A)，与不具有测试二极管的电路(图16B)相比，在启动中没有变化的图像；
图17是示出针对调节的VDDA的启动比较的图像；
图18是示出针对VBG的启动比较的图像；
图19是用于AC仿真的电路图，用以利用反向偏置二极管检查测试管脚和测试节点之间的耦接；
图20是来自图19的AC仿真结果的图像；
图21是用于另一个AC仿真的电路图，用以利用反向偏置二极管检查测试管脚和测试节点之间的耦接；
图22是根据图21的AC仿真结果的图像；
图23是示出故障覆盖率随着测试二极管的数量的增大而增大的图像。
具体实施方式
本公开及其各方面与实现方式不限于此处公开的具体的构件、组装过程或方法元素。将明了：本领域已知的、与所期望的用测试二极管来提高模拟故障覆盖率的方法和包含测试二极管的集成电路实现方式一致的许多附加构件、组装过程和/或方法元素，可以与本公开的特定的实现方式一起使用。因此，例如，虽然公开了特定的实现方式，但这些实现方式和实现构件可以包括与所期望的操作和方法一致的、本领域已知的用于该集成电路和实现构件及方法的任意形状、尺寸、样式、类型、模型、版本、量度、浓度、材料、质量、方法元素、和/或步骤等。
图1A-1C例示了扫描电子显微镜上所捕捉的故障的示例，该故障是在客户返修的汽车部件上发现的。图1A-1C各是在如图2所示的电路的完全相同的模块中的完全相同的轨2(nPD)上发现的不同颗粒。这些故障不是使用传统的功能模拟测试发现的，因为被测试项(比较器)仍按照规范运转，但进一步的测试示出其未以正确的速度运转。具体地，顶部电流镜(top-mirror)的泄漏电流将比较器偏置为使得其仍按照规范工作，但不能足够适当地工作以防止场区(field)中的故障/误动作。比较器速度不是由原始的测试规范所测试的项。参考图2，在nPD轨2上发现的缺陷可以由故障4表示，故障4提高了电路中的电阻，导致所观察到的泄漏电流。
参考图3，例示了具有一个或多个测试二极管的集成电路的一个实现方式。测试二极管6可以连接到这样的各模拟节点8或与这样的各模拟节点8相连接，其中在特定集成电路实现方式的整个模拟功能测试期间，该模拟节点8不能通过功能测试观测到，或者对于测试不可控。在图3例示的实现方式中，对于给定的电压域，各二极管6的阳极连接在一起。如此处所使用的，电压域被定义为一组在相同的电压范围内操作的节点。通过对各个电压域定义一定的电压范围，可以将任何模拟集成电路划分为多个电压域。在此，二极管的阈值电压限制了也定义了要通过使用一个测试管脚来测试的每个电压域的最大范围。而后，所述一个或多个二极管中每个二极管的阳极耦接到测试管脚10，其中测试管脚10在正常操作期间连接到电路中最低的电位(地)，这不干扰集成电路的正常操作。在一些实现方式中，测试管脚可以连接到恒流电源，并观察在测试管脚10处由此产生的电压，以检测故障。此外，在多种实现方式中，测试管脚10可以是只用于测试的专用管脚，或者是可以在测试处理期间使用而随后可以被用于集成电路的常规操作以执行集成电路的功能的管脚。
当将预定电压施加到测试管脚时，在测试二极管6的阳极中的一个处的电流检测电路的下拉故障的存在。如果没有检测到电流，那么就不存在与这些节点相关的下拉故障。下拉故障被定义为表示倾向于将节点的直流(DC)电压拉低为低于其所设计的电压的缺陷的故障。在电路的测试完成之后，如果电路通过了测试而没有检测到任何故障，那么二极管6在集成电路的正常操作期间保持非激活。相似地，由于对于良好的电路(没有故障的电路)二极管6保持非激活，因此即使在测试模式操作期间，也只有可以忽略的负载影响可能会施加到电路。
参考图4，例示了具有一个或多个测试二极管的集成电路的另一个实现方式。该实现方式可以测试上拉故障。上拉故障被定义为表示倾向于将节点的DC电压拉高为高于其所设计的电压的缺陷的故障。在集成电路的设计期间，测试二极管14可以连接到这样的各模拟节点16或与这样的各模拟节点16相连接，其中所述模拟节点16用模拟功能测试方法不能观察或者不可控。在图4例示的实现方式中，对于单个电压域，各二极管14的阴极连接在一起。而后，阴极耦接到测试管脚18，其中测试管脚18在正常操作期间连接到电源(VDD)20。在测试模式中，当将预定电压施加到测试管脚时，在测试二极管14的阴极中的一个电极处的电流检测上拉故障的存在。如前所述，如果没有检测到电流，则不存在故障。电路的测试完成之后，二极管14在集成电路的正常操作期间保持非激活。相似地，由于对于良好的电路二极管14保持非激活，因此即使在测试模式期间，也只有可以忽略的负载影响可能会施加到电路。
参考图5，例示了具有一个或多个测试二极管的集成电路的另一个实现方式。在该实现方式中，示出了用于测试一个电路节点的多个二极管的使用。该配置使得能够使用单个测试管脚连接由二极管的多个阈值电压分开的不同的电压域。通过非限定性的示例，N1的电压域可以比N2的电压域高出一个阈值电压，因此它们可以一起进行上拉故障的测试。在根据图5的另一个示例中，N3的电压域可以比N4的电压域低出两个阈值电压，并且一个测试管脚可足以测试影响这些节点中的任意节点的下拉故障。由于阈值电压通过作为单个二极管阈值电压的倍数而彼此相关，所以在测试期间可以使用从这一相关性的偏离在测试管脚处检测故障的存在。
在又一实现方式中，可以通过只使用有限数量的测试管脚，来利用测试二极管对待测试电路的多个节点注入电流或从多个节点抽出电流。这可以使得能够提高数个节点的可控性而不增加大面积的开销(overhead)或者过多数量的额外的测试管脚。用于检测下拉故障的配置类型使得能够向来自同一电压域的一组节点注入电流，从而增加这些节点的可控性。为了从属于一个电压域的一组节点中抽出电流，能够以相似的方式使用所给出的用于检测上拉故障的配置。
参考图6，例示了检测下拉故障的仿真电路。例示了两个故障22和24。当向测试管脚28施加来自测试器26的预定电压时，在二极管30和34的阳极处将检测到电流。作为非限定性的示例，所使用的二极管是NPPWD，即N+P阱二极管(Nplus Pwell Diode)，典型的用P型阱中的高掺杂n区域建立的PN二极管。二极管30连接到模拟节点32并将在节点32上检测故障22。二极管34连接到模拟节点36并将在节点36上检测故障24。电流的测试完成之后，通过将测试管脚28连接到地，二极管30和34在集成电路的正常操作期间保持非激活。相似地，由于对于良好的电路二极管30和34保持非激活，因此即使在测试模式期间，也只有可以忽略的负载影响可能会施加到电路。
参考图7，例示了检测上拉故障的仿真电路。例示了两个故障38和40。当向测试管脚44施加来自测试器42的预定电压时，在二极管46和50的阴极处将检测到电流。二极管46连接到模拟节点48并能检测故障38。二极管50连接到模拟节点52并能检测故障40。电流的测试完成之后，通过将测试管脚44连接到VDD，二极管46和50在集成电路的正常操作期间保持非激活。相似地，由于对于良好的电路二极管46和50保持非激活，即使在测试模式期间，也没有负载效应施加到电路。
参考图8，例示了将晶体管用于二极管54和56的仿真电路。作为非限定性的示例，晶体管54和56可以是p沟道金属氧化物半导体(PMOS)、n沟道金属氧化物半导体(NMOS)或双极结型晶体管(BJT)，或其它任意晶体管类型。例示了两个故障58和60。当通过测试器62向测试管脚64施加的预定电压时，在晶体管54和56处能检测到电流。故障58由在晶体管54处的电流的存在来检测。故障60由在晶体管56处的电流的存在来检测。电流的测试完成之后，通过将测试管脚64连接到VDD，晶体管54和56在集成电路的正常操作期间保持非激活。相似地，由于对于良好的电路晶体管保持非激活，因此即使在测试模式期间，也只有可以忽略的负载效应可能会施加到电路。
如同在此公开的电路的实现方式可以被设计用于任意具有模拟电路的集成电路。设计这样的电路的方法的实现方式可以包含将具有阳极或阴极的一个或多个测试二极管耦接到集成电路中的内部模拟节点。该方法可以包括将一个或多个二极管耦接到测试管脚，以使得当将测试电压施加到测试管脚时，通过在测试二极管处的电流检测故障。一个或多个二极管可以是晶体管。二极管可以不是集成电路的激活的构件，并且可以在测试集成电路之后不被再次激活。
参考图9，所例示的图示出了根据图6中通过NPPWD二极管针对于下拉故障的仿真电路的良好部分66和故障部分68的响应之间的分离。该仿真在8个工艺角和1个典型情况下，针对两个故障电路和一个良好电路执行。通过检查，在没有故障的良好电路66和故障电路68之间有良好的分离。该仿真的结果说明，对模拟测试的这一设计的实现方式可以是直接的。
参考图10，所例示的图示出了根据图7中的通过NPPWD二极管针对于上拉故障的电路中的良好部分70和故障部分72的响应之间的分离。该仿真在8个工艺角和1个典型情况下，在两个故障电路和一个良好电路上执行。同样地，通过检查，在良好电路70和故障电路72之间有良好的分离。因此，在各种实现方式中检测故障的存在的能力可以是可靠且可重复的。
参考图11，所例示的图示出了图8中的通过PMOS晶体管二极管检测上拉故障的电路中的良好部分74和故障部分76的响应之间的分离。该仿真在两个工艺角和一个典型情况下，针对两个故障电路和一个良好电路操作。同样的，各工艺角下的良好电路和故障电路之间的分离表明能够使用这一技术来识别电路中的内部节点处的故障。
参考图12A-12B，所例示的图示出了对于两个不同的工艺角的图8中的电路的瞬态仿真。在图12A中，量度良好的部分78和故障部分80的响应之间有良好的分离。同样地，在图12B中，良好部分82和故障部分84的响应之间有良好的分离。与动态部件平均测试(DPAT)相结合，每个晶片一个工艺角，分离非常好，这表明真实的测试环境中的实现方式可以是直接的。
参考图13，所例示的图示出了工业电路的一个实现方式的仿真结果。在此，良好响应由85表示，而故障响应由87表示。在此测试中，由4个NMOS晶体管检测9个下拉故障87。参考图14，在真实电路中，由18个NMOS二极管检测37个下拉故障91。良好响应由89表示。参考图15，在真实电路中，使用5个NMOS二极管检测15个下拉故障95，其中良好响应由93表示。这些结果证实了使用二极管和晶体管来检测故障的存在的原理。
参考图16A-16B，所例示的图示出：在具有测试二极管的集成电路(图16A)与不具有测试二极管的集成电路(图16B)之间，在启动行为中没有变化。这些图说明，一旦测试完成并且测试二极管被配置为在集成电路的正常操作期间保持非激活，则测试二极管不影响集成电路的功能。
参考图17，所例示的图示出针对调节的电源电压VDDA所测试的另一个启动比较。附加测试二极管对启动几乎没有影响。参考图18，所例示的图示出针对VBG所测试的另一个启动比较。此处，附加测试二极管对于带隙电压VBD的启动有最小程度的影响。
执行进一步的测试，以判断是否由于测试二极管而对集成电路造成了可以忽略的影响。参考图19，例示了示出连接到AC电源的测试二极管的电路图。参考图20，例示了根据图19的AC仿真的图。结果示出测试管脚86以及测试节点88和90与反相偏置二极管92和97之间的耦接。图中的底部的线88对应于电路图(图19)中的节点88，而顶部的线90对应于电路图中的节点90。该结果表明，附加测试二极管可以在感兴趣的频带中对于大多数节点具有可以忽略的影响。
参考图21，执行另一个测试，以判断是否由于测试二极管94和96而对模拟电路的节点98和100生成了可以忽略的影响。执行AC仿真，以检查测试管脚102以及测试节点98和100与反相偏置二极管94和96之间的耦接。图22例示了图21的电路的AC仿真的图，其示出了附加测试二极管可以在感兴趣的频带中对于大多数节点具有可以忽略的影响。
参考图23，所例示的图示出故障覆盖率随着测试二极管的数量的增大而增大。传统的测试模拟故障的方法提供了低于优化的故障覆盖率，对于特定的集成电路构件，有时低至60％。当模拟故障能观察到且可控时，其覆盖率存在。与传统方法相反地，如图23所例示的，如在此描述地使用测试二极管，能够在多种不同实现方式中将模拟故障覆盖率提高到至少85％或者更高。如图23中的图所例示的，随着测试二极管的数量增大，故障覆盖率增大，而集成电路所使用的总面积最小程度地增大，对集成电路中的节点的影响可以忽略。在此处公开的实际制造的电路的实现方式中，电路面积的增大为1.08％，其中添加的二极管自身的结构只占总面积增加的0.0334％。
如同此处公开的集成电路可以使用为集成电路设计模拟电路的方法。该方法包括耦接每个都具有阳极和阴极的一个或多个二极管，其中所述一个或多个二极管耦接到一个或多个内部模拟节点。该方法还包括将一个或多个测试管脚耦接到所述一个或多个二极管。当向所述一个或多个测试管脚施加测试电压时，该方法包括通过在所述一个或多个二极管处的电流检测故障。所述一个或多个二极管在集成电路的正常操作期间非激活。所述一个或多个二极管可以是晶体管。所述一个或多个二极管可以不是集成电路的激活的构件，并且可以在集成电路的测试之后不被再次激活。
如同此处公开的集成电路可以使用检测集成电路中的模拟故障的存在的方法。该方法包括设置每个都具有阳极和阴极的一个或多个二极管，其中所述一个或多个二极管耦接到一个或多个内部模拟节点，其中所述一个或多个二极管都与测试管脚可操作地耦接。该方法包括跨二极管施加电位以产生电流。如果存在上拉故障，那么该方法包括检测在阴极处的电流。如果存在下拉故障，那么该方法包括检测在阳极处的电流。所述一个或多个二极管不是集成电路的激活的构件，并且在集成电路的测试之后不被再次激活。所述二极管可以是晶体管。
集成电路的模拟测试电路的实现方式可以用为集成电路设计模拟测试电路的方法的实现方式来设计。该方法可以包括耦接每个都具有阳极和阴极的一个或多个二极管，其中所述一个或多个二极管耦接到一个或多个内部模拟节点。该方法还可以包括将一个或多个测试管脚耦接到一个或多个二极管，并且当向一个或多个测试管脚施加测试电压时，通过在一个或多个二极管处的电流检测故障。该方法还可以包括：所述一个或多个二极管在集成电路的正常操作期间不被激活。
为集成电路设计模拟测试电路的方法的实现方式可以包括以下中的一个、全部或任意：
所述一个或多个二极管可以是晶体管。
所述一个或多个二极管可以不是集成电路的激活的构件，并且可以在集成电路的测试之后不被再次激活。
可以通过用测试集成电路中的模拟故障的存在的方法的实现方式，来测试集成电路中的模拟故障的存在。该方法可以包括提供每个都具有阳极和阴极的一个或多个二极管，所述一个或多个二极管耦接到一个或多个内部模拟节点，其都与测试管脚可操作地耦接。该方法还可以包括跨二极管施加电位以产生电流。如果存在上拉故障，那么检测可能在阴极处出现的电流。如果存在下拉故障，那么检测可能在阳极处出现的电流。所述一个或多个二极管可以不是集成电路的激活的构件，并且可以在集成电路的测试之后不被再次激活。
测试集成电路中的模拟故障的存在的方法的实现方式可以包括以下中的一个、全部或任意：
所述一个或多个二极管可以是晶体管。
在以上说明书涉及集成电路、模拟电路的测试二极管、实现构件、子构件、方法和子方法的的特定的实现方式之处，应明了可以对这些实现方式、实现构件、子构件、方法和子方法进行多种修改而不偏离其精神，并且可以将其应用于其它模拟集成电路。

Claims (8)

1.一种集成电路，其特征在于：
一个或多个二极管，每个二极管都包括阳极和阴极，所述一个或多个二极管中的每个二极管与电压域耦接；以及
一个或多个测试管脚，与所述一个或多个二极管耦接；
其中所述测试管脚被配置为耦接到测试器；
其中所述一个或多个二极管位于一个或多个内部模拟节点上，以检测一个或多个模拟故障的存在；并且
其中所述一个或多个二极管被配置为在所述集成电路的正常操作期间保持非激活。
2.根据权利要求1所述的集成电路，其特征在于，其中所述一个或多个二极管是晶体管。
3.根据权利要求1所述的集成电路，其特征在于，其中所述一个或多个二极管不是所述集成电路的激活的构件，并且在所述集成电路的测试之后不被激活。
4.一种集成电路，其特征在于：
一个或多个二极管，每个二极管都具有阳极和阴极的，所述一个或多个二极管中的每个二极管耦接到一个或多个内部模拟节点；以及
耦接到所述一个或多个二极管的测试管脚；
其中当测试电压被施加到所述测试管脚时，在所述一个或多个二极管处的电流检测在一个或多个内部模拟节点处的故障的存在；并且
其中所述一个或多个二极管被配置为在所述集成电路的正常操作期间保持非激活。
5.根据权利要求4所述的集成电路，其特征在于，其中所述一个或多个二极管是晶体管。
6.根据权利要求4所述的集成电路，其特征在于，其中所述一个或多个二极管不是所述集成电路的激活的构件，并且在所述集成电路的测试之后不被激活。
7.根据权利要求4所述的集成电路，其特征在于，其中所述一个或多个二极管的阳极一起耦接在单个电压域内；并且
其中当向所述测试管脚施加所述测试电压时，在所述阳极处的电流检测故障的存在，并且所述故障是下拉故障。
8.根据权利要求4所述的集成电路，其特征在于，其中所述一个或多个二极管的阴极一起耦接在单个电压域内；并且
其中当向所述测试管脚施加所述测试电压时，在所述阴极处的电流检测故障的存在，并且所述故障是上拉故障。
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