JP2007505295A - 電気回路の試験方法 - Google Patents

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Abstract

本発明の目的は、完全な電気回路シミュレーションを用いずに、いかなる回路エラーがあったとしても当該回路エラーを確実に認識することができる電気回路の検査方法を提示することにある。本発明の目的を、電気回路のどの素子に所定の回路状態が生じうるかを示す、マーキング信号の生成方法により解決する。この方法では、少なくとも１つの所定の素子グループの全ての電気素子が、それぞれ１つの接続端子対において、短絡したとすることにより、および、短絡したとされる素子の１つまたは複数を介して接続された全てのネットワークノードが、結合されて等価クラスが形成されることにより、回路を記述している元のネットワークリストから、変換されたネットワークリストを形成する。ここで、各等価クラスに、ネットワークノードの全ての状態が割り当てられている。これらの等価クラスを考慮することにより、どの素子で、または、どの回路領域で、所定の回路状態が生じうるかを確定する。このマーキング信号として、識別される元のネットワークリスト中の素子をマーキングする信号が生成される。

Description

発明の詳細な説明
電気回路、特に集積半導体回路または半導体チップは、エラーを含んだ回路またはチップを製造しないように製造前に機能について試験される。
回路を検査するために、通常、回路の電気特性がシミュレートされる回路シミュレーションが行われる。回路シミュレーションは、電気回路設計の弱点の認識に有益であるが、入力電圧および／またはその他のパラメータ（例えば、温度、電流など）の１つの所定の刺激ベクトルまたは１つの所定の刺激のセットに関してのみ回路特性を調べるという不都合がある。したがって、用いられるパラメータの刺激ベクトルまたは刺激のセットが、回路に、電気回路に生じた設計エラーを認識するように要求する場合にのみ、電気回路のエラーを発見することができる。
完全な回路シミュレーションの他の不都合な点は、演算時間が比較的長いことにある。
本発明の目的は、完全な電気回路シミュレーションを用いずに、いかなる回路エラーがあったとしても当該回路エラーを確実に認識する、電気回路の検査方法を提示することにある。
本発明では、この目的を、請求項１の特徴を有する方法によって解決する。本発明の有効な実施形態については、従属請求項に提示する。
本発明では、電気回路のどの素子に、または、電気回路のどの回路領域に少なくともある電位またはある論理状態によって規定された所定の回路状態が生じうるかを示す、マーキング信号の生成方法を示す。この方法では、電気回路の回路構造を記述している元のネットワークリストから、変換されたネットワークリストを形成する。少なくとも１つの所定の素子グループまたは少なくとも１つの所定の素子種類の電気回路の全ての電気素子が、それぞれ１つの接続端子対において、短絡したとする。短絡したとされる素子の１つまたは複数を介して接続された全てのネットワークノード（以下では短く「ネットワーク」と呼ぶ）は、結合されて等価クラスを形成する。等価クラスとは、さらにシミュレーションを行う間に全てのネットワークを置き換える「仮の等価回路網」のことである。ここで、各等価クラスに、ネットワークノードが生じうる全ての電位または論理状態が割り当てられている。このようにして形成された等価クラスを考慮することにより、次に、電気回路のどの素子で、または、どの回路領域で、所定の回路状態が生じうるかを確定する。このマーキング信号として、変換されるネットワークリストに基づいて識別される元のネットワークリスト中の素子または回路領域をマーキングすることにより識別可能になる、信号を生成する。
本発明の方法の基本的な利点は、この方法を非常に簡単に行うことができる点にある。なぜなら、電気回路の試験が「変換された」または簡略化されたネットワークリストに基づいて実行されるからである。変換されたネットワークリストは、ここでは、ネットワークリストの単一または複数のネットワークノードが結合されて等価クラスが形成されることによって形成される。具体的には、等価クラスは、元のネットワークリストの「結合された」ネットワークノードまたはネットワークを示す、新しいネットワークまたは新しいネットワークノードである。等価クラスへのネットワークの結合により、元のネットワークリストを簡略化できる。なぜなら、さらに試験する際に、全体としてより少ないネットワークまたはネットワークノードを考慮すればよいからである。つまり、試験も、簡略化された「等価回路」において実行される。本発明の核心部分は、電気回路の試験を、元のネットワークリストよりも簡略化されている変換されたネットワークリストに基づいて実行することでもある。
また、本発明の他の基本的な利点は、本発明では所定の「規則」のみを単に元のネットワークリストに用いるので、変換されたネットワークを手間をかけずに形成できるという点にある。このような規則は、少なくとも１つの所定の素子グループまたは少なくとも１つの所定の素子種類の、全ての電気的素子を短絡したとする、ということを含んでいる。これにより、適切に規定された素子を介して接続されている全てのネットワークノードが、少なくとも、結合されて等価クラスが形成される。
マーキング信号が特に高い確率で実際に１つのエラーを特定し、「誤った警告」を発しないようにするために、本発明の方法の他の形態は、元のネットワークリストに基づいてマーキング信号を形成した後で、所定の（例えば臨界の）回路状態が、マーキング信号によってマーキングされた素子、または、マーキング信号によってマーキングされた回路領域において実際に生じうるのかどうかの検査すなわちベリファイを行うという利点を有している。このようなベリファイは、電気回路のマーキングされた部分領域を個々に詳細にシミュレーションすることにより、例えば電気回路の部分領域を完全にシミュレーションすることにより行われる。
ベリファイにおいて、所定の回路状態がマーキング信号によってマーキングされた素子または回路領域では生じないことが確定すると、マーキング信号は、修正されたマーキング信号を生成することにより修正されることが好ましい。
マーキング信号の生成時のエラーを回避するために、いわゆる「停止ネットワーク」を個々に考慮することが有効である。「停止ネットワーク」とは、ここでは、ある電位、ある電流、または、ある論理状態が常に割り当てられる電気回路のネットワークノードまたは端子ピンのことである。このような停止ネットワークを、等価クラスへの受け入れから除外する必要がある。なぜなら、他の電位または他の状態の割り当ては、このような「停止ネットワーク」において常に割り当てられた電位または常に割り当てられた状態として認められないからである。「停止ネットワーク」を、例えば、固定電位（例えばグラウンド電位または電源電位）が供給される電気回路の外部端子または外部ピンによって形成できる。さらに、「停止ネットワーク」を、例えば、所定のネットワークにおいて回路内の固定電位または電流を設定する、電気回路に存在している電圧源または電流源によって形成してもよい。停止ネットワークに固定電位または固定状態が常に割り当てられているので、これらの停止ネットワークを等価クラスに受け入れる必要がない。
等価クラスの形成中に「停止ネットワーク」が存在しているということが確認されると、各「停止ネットワーク」の電位、電流、または、論理状態を、「停止ネットワーク」に接続された各等価クラスに複写する。「停止ネットワーク」の電位または状態の複写をある方向にのみ（つまり、等価クラスの方向に）行う。等価クラスの「停止ネットワーク」への逆複写は起らないようになっている。
電気回路の電気的なシミュレーションを防止するために、本発明の方法の他の発展形態では、電気回路の全ての電気的素子を、各接続端子対において、個々に短絡したとする、または、導通していないとすることが、有効である。本発明の方法のこの発展形態では、電気回路の静的な「シミュレーション」しか行われない。なぜなら、電気回路の素子を詳細にシミュレーションすることはなく、ただひとまとめに、短絡した、または、導通していないとするからである。２つの端子または端子ピンのみを備えた素子の場合に、該素子を単に、短絡したとするか、または、導通していないとする。多くの端子を備えた素子では、接続経路は、全ての可能な接続端子対間で以下のように規定される。例えば、３つの端子（例えばトランジスタ）Ａ１、Ａ２、Ａ３を備えた素子では、端子Ａ１‐Ａ２間、端子Ａ１−Ａ３間、および、端子Ａ２‐Ａ３間を接続するために、接続経路を短絡したとする、または、導通していないとするべきかどうかを確定する必要がある。つまり、３つの端子には３つの確定が必要である。したがって、４つの端子（例えば、基板端子を備えたＭＯＳトランジスタ、サイリスタ）Ａ１、Ａ２、Ａ３、Ａ４を備えた素子では、端子Ａ１‐Ａ２、Ａ１‐Ａ３、Ａ１‐Ａ４、Ａ２‐Ａ３、Ａ２‐Ａ４、および、Ａ３‐Ａ４間を接続するために、接続経路を短絡したとする、または、導通していないとするべきかどうかを確定する必要がある。つまり、端子が４つある場合は６つの確定が必要である。
少なくとも１つの所定のトランジスタ型をした全てのトランジスタのスイッチング接続経路を短絡したとすることが好ましい。「スイッチング接続経路」という用語は、ここでは、電界効果トランジスタの場合にはソース−ドレイン接続経路であり、バイポーラトランジスタではエミッタ−コレクタ接続経路である。本発明の方法のこの実施形態においては、トランジスタのスイッチング接続経路がスイッチングにより導通すると、通常、スイッチング接続経路の一方の端子に供給された電位または状態がスイッチング接続経路の他方の端子にも達すると見なすことができることを考慮している。スイッチング接続経路を「短絡した」とすることによる等価クラスの形成には、この状況が考慮されている。
抵抗については、所定の限界値を下回る抵抗値を有する全ての抵抗を短絡したとし、所定の限界値を上回る抵抗値を有する全ての抵抗を導通していないとする場合に、有効である。この手順において注目すべきは、抵抗のインピーダンスが低い場合には、抵抗の一方の端子に印加される電位が、抵抗の他方の端子にも、いわば「弱められずに」または変更されずに達するという点である。しかし、抵抗がハイインピーダンスである場合には、著しい電圧降下が生じることにより、抵抗の一方の端子に印加される電位は、他方の端子に簡単には達しない。このような場合には、抵抗を単純化して導通していないとすることができる。
同様に、電気回路の任意の素子について、すなわち、エキゾチックな「デバイス」についても、素子の接続端子対を短絡したとし、または、導通していないとするべきかどうか、および、どの環境において、素子の接続端子対を短絡したとし、または、導通していないとするか、を特定する同様の規則を立てることができる。
本発明のマーキング信号の生成方法を、特に臨界的で、回路エラーを示す回路状態に、用いることが好ましい。
回路設計におけるエラーが生じるのは、例えば、所定のネットワークノードにおいて所定の限界電位または所定の限界電流に達する、または、それを上回る／下回る、または、所定の論理状態に達する、という場合である。この場合には、マーキング信号が生成されるのは、所定のネットワークノードおよび所定の等価クラスがそれぞれ予め定められた限界電位に達する、または、それを上回る／下回る、または、それらのネットワークノードがそれぞれの所定の論理状態に達する、という場合であることが好ましい。
その他に、回路設計におけるエラーは、選択された素子に、素子それぞれに予め与えられた限界電圧に達する、または、それを上回る／下回る電圧を、印加する場合にも生じうる。この場合には、マーキング信号の生成は、所定の素子に臨界的であるとして予め与えられた状態に達する、または、該状態を上回る／下回る場合に、行われることが好ましい。
限界電圧および限界状態を、各素子に個々に予め定めることができる。あるいは、所定の素子種類または素子クラスの全ての素子に対して、それぞれに対応する限界電圧を予め定め、所定の素子種類または素子クラスの全ての素子のそれぞれに対して予め定められた限界値を下回る／上回る、該素子種類または該素子クラスの全ての素子に対して、マーキング信号を生成してもよい。
前記方法は、電気回路の回路構造が元のネットワークリストとして入力されている、データ処理装置によって、特に簡単に、それゆえに有効に実施することができる。
本発明の目的は、さらに、完全な回路シミュレーションを用いずに電気回路を検査することができるとともに、全ての回路エラーを確実に認識することのできる装置を提示することにある。
本発明の目的を、請求項１４の特徴部分を有する装置によって達成する。本発明の装置の有効な実施形態については、従属請求項に記載する。
本発明の装置の利点については、本発明の方法に関する上記説明を参照されたい。
本発明として、さらに、プログラムのインストール後にデータ処理装置が請求項１〜１３のうちのいずれか１項にかかる方法の工程を実行するプログラム、を有するデータ媒体についても取り上げる。
以下に、５つの電気回路を例として用いて、本発明を説明する。
図１〜図７は、「停止ネットワーク」を有していない電気回路用の実施形態を示す図である。
図８〜図１４は、「停止ネットワーク」を有する電気回路用の実施形態を示す図である。
図１５および図１６は、「停止ネットワーク」を有する電気回路用の別の実施形態を示す図である。
図１７は、「停止ネットワーク」を有していない電気回路用の別の実施形態を示す図である。
図１８および図１９は、「停止ネットワーク」を有する電気回路用の第３の実施形態を示す図である。
以下に示す本発明の実施形態では、電気回路について、ネットワークリストを用いて説明を行う。ネットワークリストは、この場合、基本的に任意のデータ構造を有することができる。本明細書中の実施形態の枠内で用いられるデータ構造は、以下の形式を有する。
Figure 2007505295
このデータ構造では、各ネットワークまたは各ネットワークノードが、「ｅｑｕｉｖａｌｅｎｔ」と呼ばれるポインタを有する。この「ｅｑｕｉｖａｌｅｎｔ」ポインタは、等価である全てのネットワークすなわちある等価クラスに属する全ネットワークを、一時的にリングで連結するために用いられる。等価クラスが形成されれば、このクラスの中に、マスターと呼ばれるネットワークが選択される。セル中の等価クラスは、インスタンス生成毎に異なりうるので、そのネットワークが属する等価クラスの各マスターへのポインタは、セルの各インスタンス生成に対して、ネットワーク毎のｅｑｕｉＭａｓｔｅｒリスト中に保存される。「等価リング」という用語と「等価クラス」という用語とは、以下では同義語として用いる。
各等価リングのピンタイプは、変数「ｅｑｕｉＭａｓｔｅｒＰｉｎ」に保存される。等価リング中の各ネットワークは、このようなピンタイプ「ｅｑｕｉＭａｓｔｅｒＰｉｎ」を有する。
各ネットワークのピンタイプは、元のネットワークリスト中の変数「ｏｒｉｇＰｉｎＴｙｐｅＳｅｔ」に保存されている。変数「ｐｉｎＴｙｐｅＳｅｔ」は、ネットワークリストのそれぞれの電流の状態に対して（すなわち、例えば、電気回路のどの素子が、短絡しているかまたは導通していないかに応じて）有効なネットワークのピンタイプを含む。
ネットワークリストのネットワークの上述のデータ構造に基づくと、インスタンスを通した２度の別々の再帰的なランが必要である。この２度の再帰的なランのうちの第１のランを、以下にステップＩと称し、この２度の再帰的なランのうちの第２のランを、ステップＩＩと称する。２度の再帰的なランが必要なのは、ネットワーク階層を通してネットワークの特性が運ばれなければならないからである。
以下に、各ステップに関して一般的な概念で説明をする。続いて、図面に基づいて、どのようにこれらのステップが応用されるのかを詳細に説明する。
ステップＩでは、まず、各ネットワークのピンタイプが「トップダウン」で上から下へと渡される。続いて、等価クラスが「ボトムアップ」で結合されて、ピンタイプが上に押し上げられる。
ステップＩＩでは、まず、ピンタイプが上から下へと「トップダウン」で渡されるが、この場合には、修正されたネットワークリストのピンタイプ、すなわち等価クラスまたは等価リングをすでに考慮している。続いて、修正されたネットワークリストによるテストを「ボトムアップ」で行う。
ステップＩとステップＩＩは、以下のように実施される。
ステップＩ：
ステップＩは、全インスタンスの等価を生成するための関数を再帰的に呼び出すことを含む。この際、以下の各ステップが行われる。
ステップＩ．１．
このステップでは、階層をトップダウン式に降りる前に、各インスタンスについて初期化がトップダウン順に行われる。ここで、ネットワークのピンタイプが、下方向に渡される。
ステップＩ．２．
このステップでは、インスタンスに応じた等価クラスが、ボトムアップ順に作られる。ここで、等価リングすなわち等価クラスにおける電気回路の短絡している素子を連結することにより、ネットワークリストは補足される。これにより、元のネットワークリストは影響を受けない。元のネットワークリストから出発して、修正したネットワークリストにアクセスするためには、対応する変換または対応する「ウォーク」のみを等価リングに対して行うだけでよい。あるいは、相当の方法で、独自の修正ネットワークリストを生成し、保存することができる。
ステップＩ．２．１
電気回路の所定のルールファイル中に規定された全素子（１つまたは複数の対の接続が短絡したとされた素子）に対して、対応するネットワークまたはネットワークノードが等価にされ、連結される。ここで、１つのセルの素子のみではなく、セル自体が取り扱われ、関連するピンが等価にされる。「等価にする」とは、各ネットワークに、対応する等価クラスの残りのネットワークノードの全ての状態（電位、論理状態など）が、割り当てられることを意味する。
短絡したとされる素子におけるネットワークが停止ネットワークである場合、このネットワークは、等価リングに含まれない。これに代えて、停止ネットワークのピンタイプは、等価リング中に複写される。これは、等価リング中のネットワークは各ネットワーク特性を受け入れることができるが、このネットワーク特性を制限なしに外へは運ばないからである。「停止ネットワーク」を考慮すれば、この方法はインスタンスに依存したものとなる。
続いて、例えば、電界効果トランジスタにおけるスイッチング接続経路（すなわち、ソースドレイン接続経路）、およびバイポーラトランジスタにおけるスイッチング接続経路（ベース−エミッタ接続経路）を短絡したとする。また、抵抗を、抵抗値の大きさにより短絡した、または、導通していないとする。
ステップＩ．２．２．
このステップでは、各等価クラスに対して、マスターとしてのノードが決められる。このマスターには、等価リングの全てのピンタイプが入る。マスターとして、例えば外部のネットワークまたはピンなどの、より高い階層のセルへの接続を行うようなネットワークが選ばれることが好ましい。
ステップＩ．２．３．
このステップで、全てのマスターネットワークに対して、変数「ｅｑｕｉＭａｓｔｅｒＰｉｎ」が作られ、この変数は、マスターの一時的に作られた変数「ｅｑｕｉＰｉｎＴｙｐｅＳｅｔ」で占められる。
ステップＩ．２．４
ローカルな等価リングを介して現在のセルに接続される親セルの全てのネットワークは、等価リング中で連結される。サブネットワークの変数「ｅｑｕｉＰｉｎＴｙｐｅＳｅｔ」は、親セル中で各接続されたネットワークに伝達される。
ステップＩＩ
ステップＩＩでは、階層を通した再帰的なランと、全インスタンスのチェック関数の呼び出しとが行われる。この場合、インスタンス毎に以下の個々のステップが、連続して処理される。
ステップＩＩ．１
等価クラスのピンタイプは、トップダウンでインスタンスに渡される。
ステップＩＩ．２．１
続いて、リストｅｑｕｉＭａｓｔｅｒから各インスタンス用のデータをロードすることにより、等価クラスの更新が行われる。
ステップＩＩ．２．２
全ての試験が、インスタンス中でのボトムアップで活性化される。
ステップＩ・ＩＩについて、概念的で一般的な形態で説明を行ったが、以下に、図面に示す回路の例に基づいて詳しい説明をする。
図１に、直列接続されたトランジスタから各々形成されている２つのセルＡを示す。図１の左側のセルＡは、インスタンス１（Ｉｎｓｔ１）を形成し、図１の右側のセルＡは、インスタンス２（Ｉｎｓｔ２）を形成している。
図１よりわかるように、２つのインスタンス１・２の各々すなわちセルＡの各々は、３つのネットワークＮｅｔ１・Ｎｅｔ２・Ｎｅｔ３を有している。これらのネットワークＮｅｔ１・Ｎｅｔ２・Ｎｅｔ３の各々は、特性Ｅ１・Ｅ２・Ｅ３と称する特性を有している。このような特性は、例えば、「ＶＤＤ」（直流電源電圧）や例えば２．８Ｖなどの他の電圧のピンタイプである。
セルＡは、セルＢ中にインスタンスＩｎｓｔ１・Ｉｎｓｔ２として２度組み入れられている。セルＢは、さらに、トランジスタ１０を有し、このトランジスタ１０は、ネットワークＮｅｔ１１・Ｎｅｔ１３に接続されている。４つのネットワークＮｅｔ１１・Ｎｅｔ１２・Ｎｅｔ１３・Ｎｅｔ１４は、さらに、それぞれセルＡとセルＣとの間の接続ネットワークを形成している。セルＣは、ネットワークＮｅｔ２１・Ｎｅｔ２２・Ｎｅｔ２３・Ｎｅｔ２４を有し、これらが、セルＣに組み入れられたセルＢをセルＣに接続されている。
図２から、インスタンスＩｎｓｔ１のセルＡに対して行われるステップＩがわかる。このステップは、ボトムアップ順で行われる。このステップでは、インスタンスＩｎｓｔ１のセルＡの２つのトランジスタにある全てのネットワークは、セルＡの２つのトランジスタは短絡したとされるので、結合されて等価リングとなる。（ステップＩ．２．Ｉ）ネットワークＮｅｔ１・Ｎｅｔ２・Ｎｅｔ３の特性は、等価リング中の全てのネットワークに分け与えられる。これは、３つのネットワークＮｅｔ１・Ｎｅｔ２・Ｎｅｔ３の各々が、それぞれ、３つの特性、すなわち特性Ｅ１・Ｅ２・Ｅ３を有することを意味する。
図３より、ステップＩ．２．２がどのように行われるかが詳細にわかる。２つのネットワークネットワークＮｅｔ１１・Ｎｅｔ１２が、セルＢ中で、インスタンスＩｎｓｔ１のセルＡの等価リングと接続される。これゆえに、２つのネットワークＮｅｔ１１・Ｎｅｔ１２は、セルＢの等価リング中に入る。インスタンスＩｎｓｔ１のセルＡについてこれ以前に形成された等価リングのネットワーク特性は、ネットワークＮｅｔ１からネットワークＮｅｔ１１に渡される。これは、ネットワークＮｅｔ１が、これ以前にステップＩ．２．２．において、マスターとして選択されていたからである。この結果、ネットワークＮｅｔ１１は、特性Ｅ１・Ｅ２・Ｅ３を有する。
図４に、同様のステップが、インスタンスＩｎｓｔ２のセルＡに対して行われることを示す。このセルでも、処理は、ボトムアップ順で行われる。
図５に、セルＢに対して行われるステップＩに関して説明する。既に、ステップＩ．２．１に関連して述べたように、ネットワークＮｅｔ１１・Ｎｅｔ１２・Ｎｅｔ１３・Ｎｅｔ１４が結合されて等価リングとなっていることがわかる。ここで、これらのネットワークのネットワーク特性は、セルＢのリング中で全てのネットワークに伝えられる。
結果として、ネットワークＮｅｔ１・Ｎｅｔ２・Ｎｅｔ３およびネットワークＮｅｔ１１・Ｎｅｔ１２・Ｎｅｔ１３・Ｎｅｔ１４が、それぞれ、３つの特性Ｅ１・Ｅ２・Ｅ３を有することができる。
図６に、セルＢに対するステップＩ．２．４を示す。ネットワークＮｅｔ２１・Ｎｅｔ２２・Ｎｅｔ２３・Ｎｅｔ２４は、等価リングにより、セルＢに接続される。セルＢ中の等価リングのネットワーク特性は、ステップ１．２．２においてマスターとして選択されたネットワークＮｅｔ１１から、ネットワークＮｅｔ２１に渡される。この時点で、ネットワークＮｅｔ２１は、特性Ｅ１・Ｅ２・Ｅ３を有する。
図７に、ネットワーク特性の伝達により等価クラスが形成された結果を示す。この時点で、セルＣ内の全てのネットワークは、特性Ｅ１・Ｅ２・Ｅ３を有する。この等価クラスすなわち等価リングにより形成され変換されたネットワークリストを、ここで、試験ステップＩＩにより試験する。元のネットワークリストは、ここでもさらに利用可能である。
結果として、図１〜図７により示されたような、ネットワークへのネットワーク特性の割り当てにより、変換されたネットワークリストが形成され、この変換されたネットワークリストが、試験目的と、所定の回路状態が現れたことを示すマーキング信号を生成する目的とで、用いられる。
図１〜７の実施形態では、セルＣのネットワークのそれぞれに、各特性が割り当てられるが、これは、このネットワークのいずれにもいわゆる「停止ネットワーク」が形成されていないからである。ここで、図８〜図１４を参照して、例えばネットワークリストの電気回路で、いわゆる「停止ネットワーク」を考慮されている場合に、マーキング信号を生成する方法を説明する。
図８での初期の回路は、図１に示した初期の回路と同じである。図８の回路が図１に示した初期の回路と異なる点は、ネットワークＮｅｔ２３がこの場合「停止ネットワーク」であるという点である。これにより、ネットワークＮｅｔ２３には、例えば電気的な電圧電位、電流または論理状態などのネットワーク特性が常に割り当てられる。ネットワークＮｅｔ２３は、所定の特性以外の特性を持つことはできない。ネットＮｅｔ２３のネットワーク特性は、以下で、「ＥＸ」と称する。ステップＩでは、ネットワーク特性ＥＸは、階層を介して「停止ネットワーク」Ｎｅｔ２３に接続されたネットワークにコピーされる。図８は、これを示している。図８では、ネットワーク特性ＥＸが、ネットワークＮｅｔ２３に接続された、セルＢのネットワークＮｅｔ１３と、インスタンスＩｎｓｔ２のセルＡ中のネットワークＮｅｔ１とに、複写される。
図９および図１０に、図２・３に関連して第１実施形態で説明したステップが、同等または同じように行われる。停止ネットワークＮｅｔ１３は、この時点では、いずれの役割も果たしていない。インスタンスＩｎｓｔ１のセルＡのネットワークＮｅｔ１・Ｎｅｔ２・Ｎｅｔ３に、それぞれ、ネットワーク特性Ｅ１・Ｅ２・Ｅ３が割り当てられることがわかる。さらに、ネットワークＮｅｔ１がマスターとして選択される。
図１１から、インスタンスＩｎｓｔ２のセルＡに対してステップＩが実施されているのがわかる。インスタンスＩｎｓｔ２の下のトランジスタにあるネットワークＮｅｔ２・Ｎｅｔ３は、結合されて等価リングとなる（ステップＩ．２．１を参照）。ネットワークＮｅｔ２・Ｎｅｔ３の特性は、等価リング中で、２つのネットワークＮｅｔ２・Ｎｅｔ３に分配される。これは、この時点では、ネットワークＮｅｔ２・Ｎｅｔ３が特性Ｅ１・Ｅ２・Ｅ３・ＥＸを有することを意味する。ネットワークＮｅｔ１は停止ネットワークであるので、等価リング中には包含されない。しかし、ネットワークＮｅｔ１のネットワーク特性（すなわち、特性Ｅ１・ＥＸ）は、等価リング中に複写され、該特性は、２つのネットワークＮｅｔ２・Ｎｅｔ３にも存在することになる。
図１２中、インスタンスＩｎｓｔ２のセルＡに対するステップＩ．２．４について示す。インスタンスＩｎｓｔ２のセルＡの等価リングのネットワーク特性は、ステップＩ．２．２でマスターとして選択されたネットワークＮｅｔ３から、ネットワークＮｅｔ１４に渡される。この時点で、ネットワークＮｅｔ１４は、特性Ｅ１・Ｅ２・Ｅ３・ＥＸを有する。同様に、マスターネットワークＮｅｔ１のネットワーク特性は、ネットワークＮｅｔ１３に渡される。ネットワークＮｅｔ１３が「停止ネットワーク」であるので、このネットワークＮｅｔ１３は、等価リング中には包含されない。ネットワークＮｅｔ１３のネットワーク特性のみが、ネットワークＮｅｔ１１に伝達される。
図１３に、等価の形成とネットワーク特性の伝達との結果を示す。セルＣのネットワークＮｅｔ２１・Ｎｅｔ２２・Ｎｅｔ２３・Ｎｅｔ２４は、この時点で、特性Ｅ１・Ｅ２・Ｅ３・ＥＸを有する。一方、停止ネットワークＮｅｔ２３は、特性Ｅ１・ＥＸのみを有する。
図１４に、等価の形成の最終結果を示す。停止ネットワークがない第１実施形態（特に図７を参照）とは異なり、ここでは、３つのマスターネットワークが存在する。すなわち、３つの互いに接続されていない、新しい等価クラスまたは３つの「新しい」ネットワークが存在する。停止ネットワークＮｅｔ２３と停止ネットワークＮｅｔ２３に接続されたネットワークＮｅｔ１３・Ｎｅｔ１とが有するネットワーク特性は、元のネットワーク特性から変わっていない。しかし、ネットワークＮｅｔ２３は、自身のネットワーク特性ＥＸを、他のネットワークに伝達している。
図１〜図１４に関連した方法についてまとめると、元のリストを変換されたネットリストに変換しているが、元のネットワークリストはそのままで残っている。このように、元のネットワークリストがそのままで残っていることは重要である。これは、エラー出力時に、「参照」または「相互参照」は残さねばならないからである。元のネットワークリストは、例えば、グラフィカルな「プロービング」または「テスト」に必要である。さらに、重要な回路状態が生じうる素子およびネットワークでは、元のネットワークリストのみが実際の回路設計に直接参照しているので、常に、元のネットワークリストに報告することが好ましい。
新たに形成された、修正または変換されたネットワークリストでは、従来のネットワークのネットワーク特性が受け継がれる。複数の「古い」ネットワークが「新しい」ネットワークに移行されるので、新しいネットワークは複数の異なるネットワーク特性（例えば、複数の電圧、複数の論理状態など）を仮定できる。上記した等価クラスの形成により、ネットワーク特性を、電気回路の様々な素子を介して移送または複写することができる。
上記方法の特徴は、短絡したとされる電気回路の素子を介して接続されている全てのネットワークが結合されて等価クラスが形成されるという点にある。各等価クラスは、新しい論理ネットワークまたは電気ネットワークを示している。等価クラスの形成は、各回路階層を介して行われる。ここで、等価クラスには包含されない「停止ネットワーク」を考慮する。その代わりに、停止ネットワークのピンタイプのみが、各等価クラスに複写される。これにより、等価クラスに全ての供給された「停止ネットワーク」のピンタイプが知られる。さらに、サブネットワークの等価クラスが考慮される。これにより、この方法は、インスタンスに依存するようになり、セルに依存しなくなる。つまり、例えば、全く同一のセルを様々なインスタンスによって異なるように接続することができる。ここで、等価クラスに包含することができない停止ネットワークが問題になる。このことは、ネットワークの特性を伝送する間、考慮される。
上記方法の利点は、別々の「規則ファイル」の要求にしたがうネットワークリストを、他のネットワークリストに迅速に変換することができ、また、変換されたこのネットワークリストを電気特性の静的検査に用いることができる点にある。
図１および図１４の例について記載したように、上記方法を実施している間、全ての素子を短絡した、または、導通していないとして、変換ネットワークリストを用いて電気回路の電気特性の完全な静的検査を実行することができる。このような電気回路の静的検査の速度およびテスト網羅度は、電気回路の動的で詳細な電気シミュレーションで得られるであろうものよりも、著しく速く、著しく改善される。
図１５〜図１９を用いて、変換または修正されたネットワークリストに基づいてマーキング信号をどのように生成することができるかということを説明する。
図１５に、５つのＭＯＳトランジスタＮＭＯＳ１、ＮＭＯＳ２、ＮＭＯＳ３、ＮＭＯＳ４、ＮＭＯＳ５を示す。ここで、トランジスタＮＭＯＳ５の一方のスイッチング接続経路端子（つまり、ソース端子またはドレイン端子）は、Ｐ２で示したネットワークノードまたはネットワークに接続されている。トランジスタＮＭＯＳ５の他方のスイッチング接続経路端子は、ネットワークＢに接続されている。該ネットワークには、トランジスタＮＭＯＳ４の一方のスイッチング接続経路端子も接続されている。トランジスタＮＭＯＳ４の他方のスイッチング接続経路端子は、トランジスタＮＭＯＳ２の一方のスイッチング接続経路端子およびネットワークＡに接続されている。トランジスタＮＭＯＳ２の他方のスイッチング接続経路端子は、トランジスタＮＭＯＳ１の一方のスイッチング接続経路端子およびネットワークＰ１に接続されている。トランジスタＮＭＯＳ１の他方のスイッチング接続経路端子は、トランジスタＮＭＯＳ３の一方のスイッチング接続経路端子およびネットワークＣに電気的に接続されている。トランジスタＮＭＯＳ３の他方のスイッチング接続経路端子は、ネットワークＤを構成している。
これら２つのネットワークまたはネットワークノードＰ１およびＰ２に、電気的状態変数が常に割り当てられる。つまり、ネットワークＰ１に電源電圧ＶＤＤが割り当てられ、ネットワークＰ２に接地電位ＶＳＳが割り当てられる。
さらに、５つのトランジスタＮＭＯＳ１〜ＮＭＯＳ５を短絡したとする。２つのネットワークＰ１およびＰ２に電気的状態変数を常に割り当てること、および、トランジスタＮＭＯＳ１〜ＮＭＯＳ５を短絡したとすることは、例えば、次のプログラム命令によって得られる。
ｅｒｃＤｅｆｉｎｅｓ（
ｄｅｆＰｉｎｓ（
ｐｉｎ“ＶＳＳ”＝“Ｐ２”
ｐｉｎ“ＶＤＤ”＝“Ｐ１”
）
ｓｈｏｒｔＤｅｖｉｃｅｓ（
ｓｈｏｒｔ“ＭＯＳ”
ｅｘｃｌｕｄｉｎｇＰｉｎＴｙｐｅｓ“ＶＳＳ”“ＶＤＤ”
）
）
５つのトランジスタＮＭＯＳ１〜ＮＭＯＳ５を短絡したとすることにより、２つのネットワークＰ１の電位ＶＤＤおよびＰ２の電位ＶＳＳを、これらのトランジスタを介してネットワークＰ１およびＰ２に接続されている全てのネットワークに割り当てることができる。
しかしここで留意すべきは、２つのネットワークＰ１およびＰ２は常に割り当てられている電位（つまり、電位ＶＤＤおよびＶＳＳ）を有していることにより、これら２つのネットワークＰ１およびＰ２をいわゆる「停止ネットワーク」と解する必要があるということである。
つまり、ネットワークＰ２の電位ＶＳＳが、短絡したとされるトランジスタＮＭＯＳ５を介してネットワークＢに達し、短絡したとされるトランジスタＮＭＯＳ４を介してネットワークＡに達する（あるいは、該ネットワークＡに“伝搬”される）。これにより、２つのネットワークＡおよびＢに、それぞれ電位ＶＳＳが割り当てられる。このように、電位ＶＤＤは、ネットワークＰ１から、短絡したとされるトランジスタＮＭＯＳ２を介してネットワークＡに達し、短絡したとされるトランジスタＮＭＯＳ４を介してネットワークＢに達する。したがって、これらのネットワークＡおよびＢにそれぞれ２つの電位ＶＳＳおよびＶＤＤが割り当てられる。
しかし、図１６から分かるように、ネットワークＰ２への電位ＶＤＤの割当ては行われず、同様に、電位Ｐ１への電位ＶＳＳの割当ては行われない。なぜなら、電気的状態変数が常に割り当てられている２つのネットワークＰ１およびＰ２が「停止ネットワーク」を構成するからである。図１５および図１６の例では、上記したように、ネットワークＰ１に電位ＶＤＤが常に割り当てられ、ネットワークＰ２に電位ＶＳＳが常に割り当てられている。
このように、電位ＶＤＤは、短絡したとされるトランジスタＮＭＯＳ１を介してネットワークＣに割り当てられる。したがって、電位ＶＤＤをネットワークＤにも割り当てることができる。または、割り当てる必要がある。なぜなら、トランジスタＮＭＯＳ３は短絡したとされるからである。
その結果、図１６に示したように、電位の割当てが行われる。つまり、２つのネットワークＡおよびＢに、電位ＶＳＳおよびＶＤＤが割り当てられ、２つのネットワークＣおよびＤに電位ＶＤＤが割り当てられる。これら２つのネットワークＰ１およびＰ２は、常に割り当てられた電位ＶＤＤおよびＶＳＳを保存している。なぜなら、該ネットワークが停止ネットワークであるからである。したがって、以下のこともいえる。
Ｐ１：ＶＤＤ
Ｐ２：ＶＳＳ
Ａ：ＶＤＤ、ＶＳＳ
Ｂ：ＶＤＤ、ＶＳＳ
Ｃ：ＶＤＤ
Ｄ：ＶＤＤ
したがって、ネットワークＣ・Ｄ、および、ネットワークＡ・Ｂは、それぞれ等価クラスを構成している。
図１５および図１６の電気回路を、少なくとも電気的状態変数によって規定された所定の回路状態に達するかどうかについて検査することができる。このことを、マーキング信号（または試験信号）が、電位ＶＤＤまたは電位ＶＳＳに接続されていない全てのノードに対して出力されるという例にしたがって明示する。プログラミング言語において、調査は以下のようにすることができる。
ｅｒｃＲｕｌｅｓ（
ｒｅｐｏｒｔＮｅｔ（
ｐｉｎＴｙｐｅｓ
ｃｏｎｄｉｔｉｏｎ ｃｏｕｎｔ “ＶＳＳ”“ＶＤＤ”＜＝１
ｔｉｔｌｅ“Ｎｏ ｐａｔｈ ｔｏ ＶＤＤ ｏｒ ｎｏ ｐａｔｈ ｔｏ ＶＳＳ”
）
）
図１６から分かるように、ネットワークＰ１、Ｐ２、ＣおよびＤが報告される。ネットワークＰ１およびＰ２が停止ネットワークであり、他の電位を受け取ることができないので、該ネットワークが報告される。試験信号も生成される。
他の試験調査として、例えば、全てのネットワークまたはネットワークノードを電位ＶＳＳとなり得る出力とすることが挙げられる。この探索または試験調査は、プログラミング言語において、以下のようにすることができる。
ｅｒｃＲｕｌｅｓ（
ｒｅｐｏｒｔＮｅｔ（
ｐｉｎＴｙｐｅｓ
ｃｏｎｄｉｔｉｏｎ
ｉｎｃｌｕｄｉｎｇ “ＶＳＳ”
ｔｉｔｌｅ “ｐａｔｈ ｔｏ ＶＳＳ”
）
）
この試験調査の結果は、ネットワークＡ、Ｂ、および、Ｐ２が電位ＶＳＳを有し得るというものである。電位Ｐ１は、上記したように、停止ネットワークなので電位ＶＳＳを有することができない。それに応じて、２つのネットワークＣおよびＤも電位ＶＳＳを有することができない。なぜなら、該ネットワークには、停止ネットワークＰ１を介して電位ＶＤＤのみを供給するからである。
図１７に、図１５および図１６の実施形態の変形例を示す。図１７の電気回路でも、ネットワークＰ１に電位ＶＤＤを割り当て、ネットワークＰ２に電位ＶＳＳを割り当てている。図１５および図１６の実施例との違いは、常には割り当てないことにある。これにより、２つのネットワークＰ１およびＰ２は停止ネットワークを構成しない。したがって、２つのネットワークＰ１およびＰ２に、以前に割り当てられた電位ＶＤＤまたはＶＳＳに加えて、さらに他の電位も割り当てられる。ネットワークのピン割り当てまたはピンタイプの定義、および、短絡を、例えば、以下のプログラムラインによって定義することができる。
ｅｒｃＤｅｆｉｎｅｓ（
ｄｅｆＰＩＮｓ（
ｐｉｎ“ＶＳＳ”＝“Ｐ２”
ｐｉｎ“ＶＤＤ”＝“Ｐ１”
）
ｓｈｏｒｔＤｅｖｉｃｅｓ（
ｓｈｏｒｔ“ＭＯＳ”
）
）
図１５および図１６に関して述べた方法をここでは用いるので、ネットワークＰ２に割り当てられるＶＳＳが、短絡したとされるトランジスタＭＮＯＳ５を介してネットワークＢに達し、そこから、短絡したとされるトランジスタＮＭＯＳ４を介してネットワークＡに達する。さらに、電位ＶＳＳが、短絡したとされるトランジスタＮＭＯＳ２を介してネットワークＰ１に達することができる。なぜなら、ネットワークＰ１は、もはや停止ネットワークを構成しないからである。ネットワークＰ１から、電位ＶＳＳがトランジスタＮＭＯＳ１を介してネットワークＣに達し、そこからトランジスタＮＭＯＳ３を介してネットワークＤに達する。これにより、電位ＶＳＳを全てのネットワークＰ１、Ｐ２、Ａ、Ｂ、ＣおよびＤに印加することができる。
それに応じて、上記実施形態に示したように、電位ＶＤＤをネットワークＡ、Ｂ、ＣおよびＤに割り当て、さらに、トランジスタＮＭＯＳ５を介してネットワークＰ２に割り当てる。なぜなら、ネットワークＰ２は同様に停止ネットワークを構成しないからである。
結果として、全てのネットワークが両方の電位ＶＳＳおよびＶＤＤを有することができる。つまり、以下のようになる。
Ｐ１：ＶＤＤ、ＶＳＳ
Ｐ２：ＶＤＤ、ＶＳＳ
Ａ：ＶＤＤ、ＶＳＳ
Ｂ：ＶＤＤ、ＶＳＳ
Ｃ：ＶＤＤ、ＶＳＳ
Ｄ：ＶＤＤ、ＶＳＳ
したがって、ネットワークＰ１、Ｐ２、Ａ、Ｂ、ＣおよびＤは、等価クラスを形成する。
図１８および図１９に第５の電気回路を示す。該回路に基づいて、以下に試験方法またはマーキング方法の実施について詳述する。
図１８に、一方のスイッチング接続経路端子（ソース端子）がネットワークＰ５に接続された、「小さな」ｎチャネル型ＭＯＳ電界効果トランジスタＮＭＯＳ ＳＭＡＬＬを示す。ネットワークＰ５に電位ＶＳＳを印加する。トランジスタＮＭＯＳ ＳＭＡＬＬのゲートは、電位ＶＩＮＴを有するＰ４に位置している。トランジスタＮＭＯＳ ＳＭＡＬＬの他方のスイッチング接続経路端子（ドレイン端子）は、「小さな」ｐチャネル型ＭＯＳ電界効果トランジスタＰＭＯＳ ＳＭＡＬＬの一方のスイッチング接続経路端子（ドレイン端子）に接続されている。トランジスタＰＭＯＳ ＳＭＡＬＬの他方のスイッチング接続経路端子（ソース端子）は、電位ＶＩＮＴが印加されるネットワークＰ２に接続されている。
トランジスタＰＭＯＳ ＳＭＡＬＬのゲート端子は、抵抗Ｒを介して「大きな」ｐチャネル型ＭＯＳ電界効果トランジスタＰＭＯＳ ＢＩＧの一方のスイッチング接続経路端子に接続されている。ｐチャネル型ＭＯＳ電界効果トランジスタＰＭＯＳ ＢＩＧの他方のスイッチング接続経路端子は、ネットワークＰ１に接続されている。トランジスタＰＭＯＳ ＢＩＧのゲート端子は、ネットワークＰ３に接続されている。該ネットワークには電位ＶＳＳが印加される。
ネットワークＰ１、Ｐ２、Ｐ３、Ｐ４およびＰ５は、割り当てられた電位のみを有することのできる停止ネットワークである。
抵抗値が５００Ωよりも大きい電気回路の全ての抵抗を導通していないものとする。これに対して、抵抗値が５００Ω以下の大きさである残り全ての抵抗が理想的であり、ロスなく導通するものとする。ここでは、抵抗Ｒを短絡したとする。
ネットワークＰ１、Ｐ２、Ｐ３、Ｐ４、および、Ｐ５に対する電位の割り当て、および、素子の電気的ふるまいの定義は、例えば以下のプログラミングの規則によって得られる。
／＊ピンタイプおよび電圧の割当て＊／
ｅｒｃＤｅｆｉｎｅｓ（
ｄｅｆＰｉｎｓ（
ｐｉｎ“ＶＳＳ” ｖｏｌｔａｇｅ０ ＝“Ｐ５”“Ｐ３”
ｐｉｎ“ＶＩＮＴ” ｖｏｌｔａｇｅ２．０＝“Ｐ２”“Ｐ４”
ｐｉｎ“ＶＰＰ” ｖｏｌｔａｇｅ３．０＝“Ｐ１”
／＊電圧が伝送される装置と、停止ネットワークとの定義＊／
ｓｈｏｒｔＤｅｖｉｃｅｓ（
ｓｈｏｒｔ“ＭＯＳ”ＢＩＧ
ｓｈｏｒｔ“ＭＯＳ”ＳＭＡＬＬ
ｓｈｏｒｔ“ＲＥＳ”ｖａｌｕｅ＝＜５００
ｅｘｃｌｕｄｉｎｇＰｉｎＴｙｐｅｓ“ＶＰＰ”“ＶＩＮＴ”“ＶＳＳ”
また、図１８および図１９に示した回路の小さなｐチャネル型トランジスタＰＭＯＳ ＳＭＡＬＬにおいて、高すぎる電圧が生じてしまうかどうかについて検査する。ｐチャネル型トランジスタＰＭＯＳ ＳＭＡＬＬは、ゲート端子とソース端子またはドレイン端子との間においてＶＩＮＴよりも大きな電圧が印加されないトランジスタである。上記した定義に基づいて、電圧ＶＩＮＴ＝２である。
試験を実行するために、初めに、電気回路の、どのネットワークノードまたはどのネットワークに、どの電位または状態が割り当てられる必要があるのかということを確定する必要がある。以下の手順を示す。
初めに、ネットワークＰ２が停止ネットワークであることが確定される。したがって、このネットワークＰ２は電位ＶＩＮＴのみを有することができる。しかしながら、この電位ＶＩＮＴは、スイッチング接続経路またはソース−ドレイン端子対に基づいて短絡したとされる必要があるトランジスタＰＭＯＳ ＳＭＡＬＬを介して、ネットワークＡに達することができる。さらに、ネットワークＡに、電位ＶＳＳが割り当てられる。なぜなら、トランジスタＮＭＯＳ ＳＭＡＬＬもスイッチング接続経路またはソースドレイン端子対に基づいて短絡したとされるからである。
ネットワークＰ１の電位ＶＰＰは、スイッチング接続経路またはソース−ドレイン端子対に基づいて短絡したとされるトランジスタＰＭＯＳ ＢＩＧを介して、ネットワークＢに達する。抵抗Ｒの抵抗値Ｒ＝１００Ωにすぎないので、上記規則に従ってこの抵抗を短絡したとする必要がある。したがって、電位ＶＰＰは、同様に、ネットワークＣに割り当てられ、したがって、トランジスタＰＭＯＳ ＳＭＡＬＬのゲート端子に割り当てられる。
したがって、図１９に示したように、電位の割当てがなされる。
したがって、ネットワークＡ、それゆえにトランジスタＰＭＯＳ ＳＭＡＬＬのドレイン端子にも、電位ＶＳＳおよびＶＩＮＴを印加でき、ネットワークＣそれゆえにトランジスタＰＭＯＳ ＳＭＡＬＬのゲート端子に、電位ＶＰＰを印加することができる。
電気回路は、２つの「小さな」ｐチャネル型トランジスタＰＭＯＳ ＳＭＡＬＬにゲート−ソース電圧またはゲートドレイン電圧を印加するかどうかについて検査される。上記ゲートドレイン電圧はＶＩＮＴよりも大きい。このような試験調査を、例えば、以下のようにすることができる。
／＊試験規則＊／
ｒｅｐｏｒｔＤｅｖｉｃｅ（
“ＭＯＳ”
ｍｏｄｅｌｓ ＳＭＡＬＬ
ｃｏｎｄｉｔｉｏｎ ｎｏｄｅＶｏｌｔａｇｅ（ｖｏｌｔａｇｅ“ＧＡＴＥ”‐ｖ ｏｌｔｅｇｅ“ＳＤＲＡＩＮ”＞“ＶＩＮＴ”）
ｔｉｔｌｅ“ＳＭＡＬＬ ＭＯＳ、ｖｏｌｔａｇｅ ｄｉｆｆｅｒｅｎｃｅ Ｇａ ｔｅ‐Ｓｏｕｒｃｅ／
Ｄｒａｉｎ／Ｓｕｂｓｔｒａｔｅ＞ＶＩＮＴ”
）
この試験調査にしたがって、ゲート端子とソース端子またはドレイン端子との間で電圧限界ＶＩＮＴ＝２Ｖを越える電圧が印加される“小さな”ＭＯＳ電界効果トランジスタが存在するかどうかが、試験される。
この試験調査のソリューションを、図１９から直接見てとれる。というのも、図１９は、小さなｐチャネル型トランジスタＰＭＯＳ ＳＭＡＬＬのドレイン端子とゲート端子との間にゲート−ドレイン電圧Ｕｇｄ（Ｕｇｄ＝ＶＰＰ−ＶＳＳ＝３ボルトおよびＵｇｄ−ＶＰＰ−ＶＩＮＴ＝１ボルト）を印加することができるからである。
ゲート端子に電位ＶＰＰを印加すると、ゲート端子とドレイン端子との間にＵｇｄ＝３Ｖ＞２Ｖの電位差を形成することができる。したがって、限界電圧または最大電位差（Ｕｇｄ＝ＶＩＮＴ＝２Ｖ）を著しく上回る。
したがって、いわゆる試験調査の結果として、小さなｐチャネル型トランジスタＰＭＯＳ ＳＭＡＬＬが報告される。従って、図１８および図１９の電気回路は、十分な大きさではない。小さなｐ型チャネルトランジスタＰＭＯＳ ＳＭＡＬＬに代わって、「大きな」ｐ型チャネルトランジスタＰＭＯＳ ＢＩＧを用いるとよい。なぜなら、「大きな」タイプのＭＯＳトランジスタの場合には、ゲート端子およびソース端子との間の、またはゲート端子とドレイン端子との間のＶＤＤの電位差は問題ではないからである。
代わりに、例えば、抵抗Ｒの抵抗値を増加させることにより、図１８および図１９の電気回路を、さらに異なるように修正できる。つまり、抵抗Ｒの抵抗値が５００Ωよりも大きいと、電位ＶＰＰを、この抵抗Ｒを介して、小さなｐ型チャネルトランジスタＰＭＯＳ ＳＭＡＬＬのゲート端子に「伝搬」できない。これにより、トランジスタに過電圧は生じず、トランジスタは報告されない。
さらに、上記試験方法は、電気回路の他のパラメータをも考慮することができる。したがって、例えば、トランジスタの所定の限界電圧を上回るかどうかという調査を、さらに、トランジスタの形状パラメータと結びつけることができる。例えば、ＶＩＮＴよりも大きい電位差がソース端子とドレイン端子との間に印加される、ゲート長が２８０ｎｍよりも小さい、全ての「小さな」ｐ型チャネルトランジスタを、上記試験方法によって発見できる。その試験調査は、例えば、以下のようになる。
ｒｅｐｏｒｔＤｅｖｉｃｅ（
“ＭＯＳ”
ｍｏｄｅｌｓ Ｐ＿ＳＭＡＬＬ
ｃｏｎｄｉｔｉｏｎ ｌｅｎｇｔｈ＜２８０＆＆
ｎｏｄｅＶｏｌｔａｇｅ（ｖｏｌｔａｇｅ“ＳＤＲＡＩＮ”＞“ＶＩＮＴ”）＆＆
ｎｏｄｅＶｏｌｔａｇｅ（ｖｏｌｔａｇｅ“ＳＯＵＲＣＥ”‐ｖｏｌｔａｇｅ“ＤＲＡＩＮ”＞“ｖｉｎｔ”）
ｔｉｔｌｅ“Ｓｍａｌｌ ＰＭＯＳ、ｌｅｎｇｔｈ＜２８０、ｖｏｌｔａｇｅ ＳＯＵＲＣＥ‐ＤＲＡＩＮ＞ｖｉｎｔ”
）
したがって、上記方法により、回路の完全な電気シミュレーションを用いずに、完全な電気回路の検査を非常に簡単に実現できる。
「停止ネットワーク」を有していない電気回路用の実施形態を示す図である。 「停止ネットワーク」を有していない電気回路用の実施形態を示す図である。 「停止ネットワーク」を有していない電気回路用の実施形態を示す図である。 「停止ネットワーク」を有していない電気回路用の実施形態を示す図である。 「停止ネットワーク」を有していない電気回路用の実施形態を示す図である。 「停止ネットワーク」を有していない電気回路用の実施形態を示す図である。 「停止ネットワーク」を有していない電気回路用の実施形態を示す図である。 「停止ネットワーク」を有する電気回路用の実施形態を示す図である。 「停止ネットワーク」を有する電気回路用の実施形態を示す図である。 「停止ネットワーク」を有する電気回路用の実施形態を示す図である。 「停止ネットワーク」を有する電気回路用の実施形態を示す図である。 「停止ネットワーク」を有する電気回路用の実施形態を示す図である。 「停止ネットワーク」を有する電気回路用の実施形態を示す図である。 「停止ネットワーク」を有する電気回路用の実施形態を示す図である。 「停止ネットワーク」を有する電気回路用の別の実施形態を示す図である。 「停止ネットワーク」を有する電気回路用の別の実施形態を示す図である。 「停止ネットワーク」を有していない電気回路用の別の実施形態を示す図である。 「停止ネットワーク」を有する電気回路用の第３の実施形態を示す図である。 「停止ネットワーク」を有する電気回路用の第３の実施形態を示す図である。

Claims (16)

  1. 電気回路のどの素子に、または、上記電気回路のどの回路領域に少なくともある電位またはある論理状態によって規定された所定の回路状態が生じうるかを示すマーキング信号を生成する方法であって、
    少なくとも１つの所定の素子グループからなるまたは少なくとも１つの所定の素子種類からなる上記電気回路の全ての電気素子が、それぞれ１つの接続端子対において短絡したとすることにより、および、短絡したとされる素子の１つまたは複数を介して接続された全てのネットワークノードを結合して等価クラスを形成し、各等価クラスに、対応する上記ネットワークノードの全ての電位または論理状態を割り当てることにより、上記電気回路の回路構造を記述している元のネットワークリストから、変換されたネットワークリストを形成する工程と、
    上記等価クラスを考慮することにより、上記電気回路のどの素子で、または、上記電気回路のどの回路領域で、上記所定の回路状態が生じうるかを確定する工程と、
    上記マーキング信号として、上記変換されたネットワークリストに基づいて識別される上記元のネットワークリスト中の素子または回路領域をマーキングする信号を、生成する工程とを含む、方法。
  2. 次に、マーキングされた上記素子またはマーキングされた上記回路領域において上記所定の回路状態が実際に生じうるのかどうかのベリファイを、上記元のネットワークリストを用いて行うことを特徴とする、請求項１に記載の方法。
  3. 上記ベリファイにより上記所定の回路状態が生じないことが示される素子および回路領域に関して、修正されたマーキング信号を生成することにより、マーキング信号を修正することを特徴とする、請求項２に記載の方法。
  4. ある電位またはある論理状態が常に割り当てられている、上記電気回路の上記ネットワークノードまたは端子ピンを、等価クラスへの受け入れから除外することを特徴とする、請求項１〜３のいずれか１項に記載の方法。
  5. 常に割り当てられている電位または論理状態を有する各ネットワークノードの電位または論理状態を、上記ネットワークノードに接続された各上記等価クラスに複写することを特徴とする、請求項４に記載の方法。
  6. 上記電気回路の全ての電気的素子を、上記素子の各接続端子対において、個々に短絡したとする、または、導通していないとすることを特徴とする、請求項１〜５のいずれか１項に記載の方法。
  7. 少なくとも１つの所定のトランジスタ型をした全てのトランジスタのスイッチング接続経路を、短絡したとすることを特徴とする、請求項１〜６のいずれか１項に記載の方法。
  8. 所定の限界値を下回る抵抗値を有する全ての抵抗を短絡したとし、上記所定の限界値を上回る抵抗値を有する全ての抵抗を導通していないとすることを特徴とする、請求項１〜７のいずれか１項に記載の方法。
  9. 上記所定の回路状態として、回路にとって臨界となる回路状態を、特に複数の臨界のスイッチング状態に対して選択し、上記臨界となる回路状態、特に複数の臨界のスイッチング状態に対して実行することを特徴とする、請求項１〜８のいずれか１項に記載の方法。
  10. 所定の限界電位に達する、または、それを上回る／下回る、または、所定の論理状態に達する、ネットワークノードまたは等価クラスに対して、上記マーキング信号を生成することを特徴とする、請求項１〜９のいずれか１項に記載の方法。
  11. 上記素子に対して個々に予め定められた限界電圧に達する電圧、または、それを上回る／下回る電圧が印加される素子に対してマーキング信号を生成することを特徴とする、請求項１〜９のいずれか１項に記載の方法。
  12. 上記素子種類に対して予め定められた限界電圧に達する電圧、または、それを上回る／下回る電圧が印加される素子に対してマーキング信号を生成することを特徴とする、請求項１〜９のいずれか１項に記載の方法。
  13. 上記電気回路の回路構造が元のネットワークリストとして入力されているデータ処理装置を用いて行うことを特徴とする、請求項１〜１２のいずれか１項に記載の方法。
  14. 電気回路のどの素子に、または、上記電気回路のどの回路領域に少なくともある電位またはある論理状態によって規定された所定の回路状態が生じうるかを示すマーキング信号を生成する装置であって、
    上記電気回路の回路構造を記載している元のネットワークリストが格納されているメモリと、
    上記メモリに接続された演算装置とを備え、
    上記演算装置が、
    少なくとも１つの所定の素子グループからなるまたは少なくとも１つの所定の素子種類からなる上記電気回路の全ての電気素子を短絡したとすることにより、および、短絡したとされる素子の１つまたは複数を介して接続された全てのネットワークノードを結合して等価クラスを形成し、各等価クラスに、対応する上記ネットワークノードの全ての電位または論理状態を割り当てることにより、
    上記元のネットワークリストから、変換されたネットワークリストを形成し、
    上記等価クラスを考慮することにより、上記電気回路のどの素子で、または、どの回路領域で、所定の回路状態が生じうるかを確定し、
    上記マーキング信号として、上記変換されたネットワークリストに基づいて識別される上記元のネットワークリスト中の素子または回路領域をマーキングする信号を生成する、ように形成されている、マーキング信号生成装置。
  15. 上記演算装置が、上記マーキング信号を生成する場合に、請求項２〜１３のいずれか１項に記載の方法の工程のうちの少なくとも１つを実行するように形成されていることを特徴とする、請求項１４に記載の装置。
  16. データ処理装置がプログラムのインストール後に請求項１〜１３のいずれか１項に記載の方法の工程を実行するように形成されている、プログラムを備えたデータ媒体。
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