CN103181137B - Pll电路 - Google Patents

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Abstract

一种PLL电路，用于从相位或幅度的变化依据信噪功率比而改变的解调信号中提取相位误差信息，并用于提供负反馈控制，从而抑制解调信号的相位误差，所述PLL电路包括：相位误差检测器，用于产生与所述相位误差的值相对应的相位误差信号，作为相位误差信息；限制器电路，用于将相位误差信号的表示范围限制为恒定值或更小，以产生受限相位误差信号；以及环路滤波器，用于基于受限相位误差信号来产生控制信号，以确定频率特性。

Description

PLL电路
技术领域
本发明涉及一种数字无线系统，更具体地，涉及用于多级正交幅度调制(QAM)解调器的PLL电路。
背景技术
近年来，在作为移动通信系统中的组件其需求正快速增长的用于毫米波或微波的数字无线系统中，能够进行高容量传输和易于数字化调制器/解调器电路的多级正交幅度调整(QAM)方案被用作调制方案。
用于中频(IF)信号和射频(RF)信号之间的频率转换的RF本地振荡器(LO)信号具有相位噪声。通常，(以偏离中心频率(例如，100kHz的偏移)的频率处的功率密度与中心频率处的功率密度的功率密度比表示的)相位噪声电平随着LO信号的频率变高而变高。因此，在RF频率是几GHz到几十GHz的毫米波或微波无线系统中，RFLO信号的相位噪声电平非常高。
相位噪声随着QAM信号传输中解调器所解调的信号的相位旋转而出现。接收到的解调信号的星座图点沿相位方向，以与相位噪声电平相对应的角度，偏离它们的原始收敛点的坐标。因此，当相对于相邻星座图点的偏离超过阈值时，出现码误差。
解调器中的载波恢复电路被配置为锁相环(PLL)电路。众所周知，PLL电路具有抑制作为干扰的相位噪声的效果，但是具有取决于诸如调制速率之类的条件的性能上限。此外，甚至在PLL电路抑制之后的相位噪声电平是相同的情况下，随着调制电平变高，用于获得相同误比特率(BER)所需的载波噪声功率比(C/N)变高，因而BER特性劣化更大。
然而，降低LO信号的相位噪声电平导致增加的成本并使收发机的频率可变范围变窄。这是由于，降低压控振荡器(VCO)的调制灵敏度对于改善相位噪声是必需的。因此，相位噪声电平的改善具有上限。尽管提高调制电平需要传输容量增加，但是相位噪声电平会由于成本的降低和频率可变范围的扩大而变得更高。
此外，更高增益的误差修正码现在已应用于改善接收到的字段阈值(用于获得标准BER(例如，IE-6)的接收电平值)，作为无线设备的性能索引或超过256个值的超多级调制方案的应用。传统地，具有大约4dB的编码增益的Reed-Solomon(RS)码典型用作误差修正码。然而近年来，现在已将具有比RS码高2dB到4dB的编码增益的低密度奇偶校验码(LDPC码)用作误差修正码。注意，LDPC码是误差修正码之一，并且是用于通过噪声通信信道传送消息的一种方式。
本地振荡器(LO)信号的相位噪声是对于具有高频率使用效率的多级QAM方案应用于具有高RF频率的系统的大约束条件。因而，寻求具有较高相位噪声抑制效果的载波恢复电路。第一问题在于，由于相位噪声电平很高，需要提高抑制效果。
由于应用具有高编码速率的误差修正码，需要解调器甚至以比无误差修正BER为1E-6的C/N理想值降低例如8dB或更大的C/N值进行稳定地操作。这种低C/N值是误差修正前的BER比1E-2更差的值，传统完全超出操作保证之外。第二问题在于，对于低C/N环境中的稳定操作存在不利影响。
在作为解调器中执行的主要信号处理的载波恢复和时钟同步中，要提取的信息不明确发送自发送侧。因而必须基于解调接收信号的结果来恢复载波和时钟信号，并将恢复后的载波与发送侧的频率和相位同步。因而该控制受到解调时的BER特性或星座图点上叠加的噪声的影响。
首先，描述载波恢复中的问题。C/N越低，劣化越大。当C/N降低时，最佳带宽减小。在传统误差修正效果的范围内，取决于C/N的最佳带宽和劣化的变化不是太大问题。然而，在使用具有更严峻的BER特性的多级QAM或使用高增益误差修正的情况下，误差修正对于解调器的稳定操作和BER改善效果具有不利影响。
接下来，描述了时钟同步的问题。公知的时钟同步电路包括用于对调制速率两倍高的频率处的解调基带信号进行采样的A/D转换器、相位误差检测器、环路滤波器和用于产生采样时钟信号的压控振荡器。在低C/N时，相位误差信息的精度降低。这产生了时钟相位控制的波动，导致增大的时钟抖动。结果，增大了偏离眼图开口的相位的采样时间比，并且尤其在多级QAM中，BER特性劣化。提高低C/N的BER特性需要使PLL电路的带宽B尽可能地窄，以降低抖动。另一方面，考虑整个系统，需要将带宽B增大到某一程度。
在时钟同步的情况下，通常要同步的发送侧信号源是频率和相位稳定的晶体振荡器。然而，根据布置在发送侧或布置在接收侧的解调器下游的用于时钟速率转换的多个PLL电路中的相互带宽关系，无法仅使解调器中用于时钟同步的PLL电路的带宽变窄。因而，必须以低C/N操作PLL电路，同时确保最小带宽。
如上所述，在载波恢复和时钟同步中，考虑扩大和缩小带宽B的元素，确定PLL电路的带宽B的最佳值。近年来，需要难以实现这些元素的条件，并且难以确定最佳值。在宽带宽和低C/N环境下操作公知的基本PLL电路的情况下，该问题是不可避免的。
已知与本发明相关的现有技术文献。
例如，日本专利No.4408446(以下称为“专利文献1”)公开了一种用于以低信噪比发送和接收QAM信号的方法。在专利文献1中，从呈现在输入谱中的信号Cos(ωIFt+ωtt/4k)和Cos(ωIFt-ωtt/4k)中，在第一系统PLL(锁相环)的帮助下提取时钟频率ft/k的信号和信号Cos(ωtt/4k)和Sin(ωtt/4k)，并在第二系统PLL(锁相环)的帮助下提取信号CosωIFt和SinωIFt。第一系统PLL包括时钟频率ft/k的控制信号生成器、用于根据时钟频率信号ft/k来生成信号Cos(ωtt/4k)(其中ωt＝2πft)的生成器、用于将信号Cos(ωtt/4k)的相位移动(-π/2)以获得信号Sin(ωtt/4k)的相位旋转器、用于将来自滤波器输出的第一信道信号与信号Sin(ωtt/4k)相乘的乘法器、以及从乘法器的输出信号中提取时钟频率信号ft/k和信号(ωtt/4k)和Sin(ωtt/4k)的环路滤波器。第二系统PLL包括信号CosωIFt的频率所控制的信号生成器、用于将信号CosωIFt的相位移动(-π/2)以获得信号SinωIFt的相位旋转器、用于将信号SinωIFt与中频输入信号相乘以生成第二信道的乘法器、具有用于第二信道的最佳滤波的ft/4k的通带边缘的滤波器、用于将作为滤波器输出的第二信道信号与信号Cos(ωtt/4k)相乘的乘法器、以及用于从乘法器的输出中提取信号CosωIFt和SinωIFt的环路滤波器。
此外，日本未审专利申请公开(JP-A)No.7-193609(以下称为“专利文献2”)公开了一种“数字相位同步环电路”，能够将操作稳定于建立同步的状态，并足以吸收在RF频率转换器中生成的相位抖动，从而减小数据误差率。专利文献2中公开的数字相位同步环电路应用于用于恢复稳定载波的载波恢复电路。数字相位同步环电路包括：复乘法器，用于执行复信号与载波之间的复乘法，以产生复乘法信号；相位比较器，用于基于相位比较特性，从复乘法信号中检测相位误差；限制器，用于控制相位误差的输出；同步确定电路，用于基于相位误差的输出来确定同步状态；C/N确定电路，用于基于复乘法信号来确定C/N值；选择器，用于基于同步状态或C/N值，从相位比较器或限制器中选择性地导出相位误差信号；环路滤波器，用于平滑选择器的输出，以产生控制信号；数控振荡器，用于产生基于控制信号控制其振荡频率的相位信号；以及数据转换器，用于基于相位信号来产生载波。相位比较器通过使用从复乘法器提供实部和虚部的复乘法信号来获得TAN特性，并基于其逆特性(TAN-1)来检测相位。
接下来，描述专利文献1和专利文献2中的问题。
专利文献1仅描述低C/N的载波恢复电路的特性改进。专利文献1没有描述时钟同步的特性改进。原理上，专利文献1的方法无法应用于时钟同步。此外对于载波恢复，专利文献1的方法具有以下问题。(1)在发送侧也必须有附加电路。(2)在A/D转换之前，解调器侧的处理由模拟级构成，这不适于具有高数字化电路的设备。
此外，专利文献2限于载波相位同步。在专利文献2中，必须依据同步状态或C/N值来切换限制器的出现/不出现。因此，在专利文献2中，同步确定电路或C/N确定电路和选择器是必需的，导致了配置复杂的问题。专利文献2还具有以下问题：由于相位比较器(相位误差检测装置)通过TAN的逆特性来检测相位，必须有复杂的操作(计算)。
发明内容
本发明的目的是使用于解调器中的两个PLL电路(载波恢复和时钟同步)能够稳定地操作于比传统的C/N降低4dB或更大的CN，同时确保宽带宽B。
根据本发明，提供了一种PLL电路，用于从相位或幅度的变化依据信噪功率比而改变的解调信号中提取相位误差信息；并用于提供负反馈控制，从而抑制解调信号的相位误差，所述PLL电路包括：相位误差检测器，用于产生与所述相位误差的值相对应的相位误差信号，作为相位误差信息；限制器电路，用于将相位误差信号的表示范围限制为恒定值或更小，以产生受限相位误差信号；以及环路滤波器，用于基于受限相位误差信号来产生控制信号，以确定环路的频率特性。
根据本发明，可以甚至以低C/N值稳定地操作解调器的功能中的载波恢复和时钟同步。
附图说明
图1是示出了根据本发明的第一示例性实施例的载波同步电路(PLL电路)的框图；
图2是示出了确定PLL电路的最佳带宽的过程的图示；
图3是示出了受到热噪声影响的接收信号是信息源的PLL电路中生成的噪声频率特征的图示；
图4是示出了用于图1所示载波同步电路中的限制器电路所导致的PD输出范围改变的图示(仅16QAM的第一象限)；
图5是示出了用于图1所示PLL电路中的相位误差检测器(PD)的输入/输出特性的图示；
图6是用于图1所示PLL电路中的限制器电路(LIMIT)的输出的概率密度分布图；
图7是示出了限制值和C/N改善之间的关系的图示；
图8是示出了限制值和PD增益之间的关系的图示；
图9是示出了限制值和整体改善的图示；
图10是示出了根据本发明第二示例性实施例的时钟同步电路(PLL电路)的框图；以及
图11是示出了眼图与采样相位之间的关系的、用于描述时钟同步电路的原理的图示。
具体实施方式
为了易于理解本发明，首先详细描述现有技术及其问题。注意，这里提及的现有技术是公知的最基本的PLL电路。这是因为，除最基本的PLL电路之外，不存在针对载波恢复和时钟同步均有效的其他公知技术。
如上所述，在作为解调器中执行的主要信号处理的载波恢复和时钟同步中，要提取的信息没有明确地从发送侧发送。因此，必须基于解调接收信号的结果来恢复载波和时钟信号，并将恢复的载波与发送侧的频率和相位同步。因而，解调时的BER特性影响该控制，或者星座图点上叠加的噪声影响该控制。
以下描述该影响。
参照图2，首先描述载波恢复中的问题。在图2中，横坐标表示PLL带宽B，纵坐标表示劣化的对数表示。需要载波恢复电路来抑制RFLO信号的相位噪声，并由PLL电路的带宽B确定可抑制频率的上限。PLL电路充当针对相位噪声的具有等于带宽B的截止频率的高通滤波器(HPF)。因而，PLL电路的带宽B越宽，相位噪声的劣化越小(图2的下斜曲线)。
另一方面，作为针对相位控制的信息源的解调信号点坐标受到相位噪声以及传输线中的热噪声影响，并且热噪声出现在PLL控制信号中。PLL电路充当针对热噪声的低通滤波器(LPF)，因而在带宽B增大时，热噪声的抑制变小(图2的上斜曲线)。热噪声的劣化在低C/N时较大。
选择PLL电路的带宽B，使得由PLL电路的相位噪声抑制所产生的特性改善效果和防止PLL电路内产生的噪声所导致的特性劣化的效果均最大。然而，当C/N减小时，最佳带宽Bopt减小。在传统误差修正效果的范围内，取决于C/N的最佳带宽Bopt和劣化的改变不是太大问题。然而，在使用具有更严峻BER特性的多级QAM或使用高增益误差修正的情况下，误差修正对于解调器的稳定操作和BER改善效果具有不利影响。
参照图11，接下来描述时钟同步中的问题。一些算法可用于提取时钟同步中的相位误差信息，但是以下描述预先假定零交叉检测方法。
用于时钟同步的PLL电路包括：用于以调制速率两倍高的频率来对解调基带信号进行采样的A/D转换器、相位误差检测器、环路滤波器和用于产生采样时钟信号的压控振荡器VCO。
图11是QPSK中的眼图，其中通过t1、t2和t3表示调制速率两倍高的频率处的采样相位。当t1和t3处的极性彼此相反时，信号在之间的t2处零交叉(从+到-或从-到+改变)，因而可以根据t2处的信号值获得采样相位的提前/滞后信息。在低C/N时，在t2处的极性中也出现标识误差，从而降低相位误差信息的精度。这产生了时钟相位控制的波动，导致增大的时钟抖动。结果，增大了偏离眼图开口的相位的采样时间比，并且尤其在多级QAM中，BER特性劣化。改善低C/N下的BER特性需要使PLL电路的带宽B尽可能地窄，以降低抖动。另一方面，考虑整个系统，需要将带宽B增大到某一程度。
在时钟同步的情况下，通常要同步的发送侧信号源是频率和相位稳定的晶体振荡器。然而，根据布置在发送侧或布置在接收侧的解调器下游的用于时钟速率转换的多个PLL电路中的相互带宽关系，无法仅使解调器中用于时钟同步的PLL电路的带宽变窄。因而，必须以低C/N操作PLL电路，同时确保最小带宽。
接下来，描述本发明的特征。
本发明是锁相环(PLL)电路，用于通过相位误差检测器，从相位或幅度的变化依据信噪功率比(典型由S/N表示；在无线通信系统中，使用载波噪声功率比C/N)而改变的信号中提取相位误差信息，并提供负反馈控制，从而抑制信号的相位误差。该PLL电路包括：相位误差检测器，用于产生与所述相位误差的值相对应的相位误差信号，作为相位误差信息；限制器电路，用于将相位误差信号的输出范围限制为恒定值或更小，以产生受限相位误差信号；环路滤波器，用于基于受限相位误差信号来产生控制信号，以确定环路的频率特性。
特别应用的电路是数字无线通信系统中多级QAM解调器中的载波恢复电路和时钟同步电路。限制器电路限制作为相位误差检测器(相位检测器(PD))的输出的相位误差信号的信号表示范围。因此，减小PLL电路中生成的噪声量以抑制载波抖动或时钟抖动，因而改善极低载波噪声功率比(C/N)下的误比特率(BER)特性。
接下来，参照附图描述本发明的示例性实施例的配置。
图1是示出了应用了根据本发明第一示例性实施例的PLL电路的载波恢复电路10的示例性配置的框图。
所示载波恢复电路10包括复乘法器(MULT)11、相位误差检测器(PD)12、限制器电路(LIMIT)13、环路滤波器(LPF)14和数控振荡器(NCO)15。
相位误差检测器12从复乘法器11输出的解调接收信号的点坐标中提取相位误差信息，并向限制器电路13提供表示所提取的载波相位误差信息的相位误差信号。相位误差检测器12产生与载波相位误差的值相对应的相位误差信号，作为载波相位误差信息。限制器电路13限制作为相位误差检测器12的输出信号的相位误差信号的幅度以产生受限相位误差信号。
向环路滤波器14提供从限制器电路13输出的受限相位误差信号，并执行提供载波恢复环路的频率特性的操作以产生载波相位控制信号。
向数控振荡器15提供从环路滤波器14输出的载波相位控制信号，并对该信号求积分以转换为相位信息，从而产生与相位(对应于数字信号的载波)相对应的正弦波和余弦波。
复乘法器11将从数控振荡器15输出的复载波与具有复数表示的解调接收信号(其载波相位仍然旋转)相乘，从而移除剩余相位旋转并建立载波同步。
接下来，参照附图描述图1所示载波恢复电路的操作。在方格中布置QAM星座图点。在解调中，首先控制DC偏移和幅度增益，使得在预设格上放置每个接收到的星座图点。该控制对于本领域技术人员是公知的，且与本发明没有直接关系，因而省略其详细配置。
图4示例性示出了16QAM的第一象限中相位误差检测器12的输入和输出范围之间的关系。其他象限与第一象限中的区域旋转对称，在高级调制方案中也执行类似的区域设置。
图4的阴影区域表示针对一个星座图点的相位误差检测区域。通常将所有星座图点用作相位误差信息源，但是不总是必须使用所有星座图点。连接星座图点和原点的直线是相位提前/滞后边界。相位误差的绝对值随与边界的距离变大而增大。相位误差检测器12如上所述设置区域以检测载波相位误差。
通过PLL电路的带宽B和噪声功率密度的乘积来表示从产生载波恢复电路中劣化的PLL电路内生成的噪声功率。在这种情况下，将带宽B确定为抑制相位噪声所必需的值，使得BER劣化变得足够小。另一方面，噪声功率密度依据接收到的星座图点的扩展程度。换言之，噪声功率密度是在确定操作解调器的C/N值时确定的C/N值的函数。因此，当确定环境条件时，确定PLL电路的最佳带宽及其整体特性。
解调接收星座图点的坐标在每一个时钟周期以调制速率fs改变。该改变由热噪声导致，因而改变是随机的，除了当相位噪声电平极大时之外。因此，当改变解调接收星座图点的坐标时流入PLL电路的噪声功率的频率特性具有如图3所示的(sinx/x)2的形式。在图3中，横坐标表示频率，纵坐标表示功率密度。所涉及PLL电路的带宽B足够小于调制速率fs，因而噪声功率密度在频率为0到B的范围内可以被视为恒定。因此，噪声功率是“噪声密度*B”。
考虑使用具有非常高的增益的码，如LDPC码，用于误差修正。在这种情况下，增益可以是8dB或更高，相位误差检测器12的输入信号的噪声功率密度变得非常高，结果误差修正之后的BER特性显著劣化。
设置载波恢复电路10中的相位误差检测器12的输出范围，使得在要确定的星座图点的区域中出现较大相位误差时，相位误差检测器12产生较大值。另一方面，限制器电路13仅针对要确定的星座图点的紧邻区域产生与传统信号相同的信号，并在解调接收星座图点在该区域之外时，将相位误差检测器12的输出固定到该区域的边界。相位误差信号的值的概率密度分布依据图6所示的限制器电路13的出现/不出现而改变。
在没有限制器(虚线)的传统PLL电路的情况下概率密度通常正态分布，但是限制器的出现(实线)将该分布限制到特定幅度范围。将等于或大于限制值的值抑制为限制值，结果，正负两侧的限制值处的密度变得非常高。通过“幅度平方*概率密度”的积分值给出噪声概率，因而与没有限制器的情况相比，通过限制器电路13减小了在没有大幅度信号出现时观察到的噪声功率。换言之，流入环路滤波器14的噪声功率变得仍然低于基于实际C/N值确定的值。
结果，恢复后的载波信号具有比不限制相位误差检测器12的输出的传统情况小的抖动。图7示出了限制器值与噪声功率的减小之间的关系。这是正面影响。
另一方面，如果限制相位误差检测器12的输出信号的幅度，则如图5所示改变相位误差检测器12的输入/输出特性。相位误差检测器12的增益是其输入/输出特性的倾角，因而在倾角为0的范围内增益为0。通过“(原始增益)*倾角落入给定范围内的概率”来确定在宽的范围内展开的大量星座图点的平均增益。这是由于在倾角为0的范围内增益为0，因而无论概率为多少，增益为0。换言之，随C/N的减小，增益比不做出限制的情况低。相位误差检测器12的增益直接成为整个环路的增益。因而，当C/N由于限制而减小时，随环路增益的减小，使PLL电路的带宽变窄。图8示出了该状态。
然而，如果甚至在低C/N时无法确保与原始值相同的带宽B，则相位噪声抑制特性劣化。因而，必须改变环路滤波器14的参数，以补偿减小的带宽B。换言之，需要增大带宽B。所产生的噪声功率的增加是负面影响。
在上述两个正面和负面影响中，如图9所示，正面效果总是较大。这是由于，噪声功率基于将幅度的平方与概率密度相乘所获得的值，而环路增益的减小基于将幅度与概率密度相乘所获得的值。因此，功率减小效果总是较大。
因此，与仅使用典型PLL电路的传统情况相比，使用根据本发明第一示例性实施例的PLL电路的载波恢复电路10能够通过提供适当的限制来减小在低C/N时流入PLL电路10的噪声功率。结果，可以抑制载波抖动，同时保持相同的相位噪声抑制效果。
接下来，描述尽管在专利文献2中必须有限制器的出现/不出现的切换，但根据第一示例性实施例的载波恢复电路10不需要切换限制器的出现/不出现的原因。
所加入的限制器电路13的影响是针对某些具有大幅度的信号不改变相位误差检测器(PD)12的输出的事实所导致的PD增益的减小。关于整个环路增益，通过增大环路滤波器(LPF)14的系数，补偿减小的增益。在这种情况下，如果C/N很高且星座图点的收敛程度很高，则增益可以变得比没有限制器电路13的PLL电路的情况大。然而，由于环路带宽比必需的宽，该影响仅在于，轻微增加了噪声量。这里所考虑的情况是高C/N和良好BER的状态，因而噪声量的增加在可由误差修正效果忽略的等级。
另一方面，在低C/N时，载波恢复电路10的环路增益与没有限制器电路13的PLL电路相同，因而不存在不利影响。
如上所述，可以消除具有限制器电路13的PLL电路10相对于不具有限制器电路13的PLL电路的缺点。结果，根据第一示例性实施例的载波恢复电路10不需要切换限制器的出现/不出现。
另一方面，专利文献2没有描述通过限制器减小增益并补偿，因而依据限制器的出现/不出现来改变增益。如果在该状态下加入限制器，与没有限制器的情况相比增益减小，导致诸如允许与载波同步的频率范围的减小之类的不利影响。
接下来，详细描述用于专利文献2中的相位补偿器和用于第一示例性实施例的相位误差检测器(PD)12之间的配置(特性)差异。
首先，描述专利文献2中使用的相位补偿器的配置(特征)。为了通过使用反正切来检测相位误差，必须首先根据关于x坐标(横坐标)和y坐标(纵坐标)的二维信息计算y/x，并进一步计算反正切。然而，硬件难以执行除法。可以预想使用x和y的地址通过存储器存储y/x的方法，但是在需要相位误差信息的高精度的情况下极大地增大了存储器大小。因而，除了信号速率足够低以由数字信号处理器(DSP)进行处理的情况之外，通常不使用该方法。
接下来，描述相位误差检测器(PD)12的配置(特性)。
典型使用以下方法。
首先，假定相位误差检测器(PD)12具有控制解调信号的DC电平(垂直和水平偏移)和幅度的功能，使得当载波同步时，解调信号可以与特定坐标相匹配，并使得该功能正常操作。相位误差检测器(PD)12被配置为产生与特定坐标和解调信号的坐标之间的偏移度和偏移方向相对应的相位误差信号。可以基于通过将解调信号的坐标减去特定坐标所确定的值(在QAM调制方案的情况下，针对两个方向独立确定该值)，通过非常简单和小的逻辑电路，产生相位误差信号。因而甚至可以针对非常高速的信号实现相位误差检测器(PD)12。尽管取决于调制方案，甚至在调制电平不同时，在QAM中PD也几乎可以共享电路。
时钟同步电路在组件上不同于载波恢复电路，但是在作为用于从受到热噪声影响的信号中提取相位误差信息的PLL电路的意义上，与载波恢复电路完全相同。
图10是示出了应用了根据本发明第二示例性实施例的PLL电路的时钟同步电路30的示例性配置的框图。
所示时钟同步电路30包括A/D转换器(A/D)31、相位误差检测器(PD)32、限制器电路(LIMIT)33、环路滤波器(LPF)34和压控振荡器(VCO)35。
压控振荡器35响应于控制信号而产生采样时钟信号，这将在之后描述。采样时钟信号具有调制速率两倍大小的采样时钟频率。
向A/D转换器31提供来自正交解调器(未示出)的模拟基带信号(解调基带信号)。A/D转换器31将解调基带信号转换为与采样时钟信号同步的数字信号。
其配置和操作取决于控制算法而不同的相位误差检测器32基于采样数字信号来产生与A/D转换器31的输入信号的最佳采样相位和采样时钟信号之间的相位误差相对应的相位误差信号。换言之，如图5所示，相位误差检测器32产生与相位误差相对应的相位误差信号。
将相位误差信号经由限制器电路33和环路滤波器34提供给确定控制特性的压控振荡器35。换言之，环路滤波器34响应于限制器电路33所限制的相位误差信号，向压控振荡器35提供上述控制信号，以确定控制特性。这样，控制作为压控振荡器35的输出的采样时钟信号的相位，以与最佳相位匹配。
利用这样添加到公知时钟同步电路中的相位误差检测器32的输出的上述限制器电路33，可以抑制低C/N时的时钟抖动。
注意，图11示出了模拟基带信号(解调基带信号)的示例性时间波形。
如上所述，根据本发明的示例性实施例，可以甚至以低C/N值稳定操作解调器功能中的载波恢复和时钟同步。因而获得以下效果。
第一效果在于，可以应用超多级调制方案(传统地，由于高相位噪声电平和大时钟抖动的缺点而无法应用)，因而可以提高传输能力而不扩大带宽。
第二效果在于，在致力于通过应用高增益误差修正码改善低C/N下的BER特征的系统中，可以完全利用误差修正码的性能。
第三效果在于，可以简单通过将非常小的电路添加到解调器的数字PLL电路中来提高解调特性。因而，在通过现场可编程门阵列(FPGA)实现解调器的情况下，本发明还可以应用于先前通过电路重写而装载的设备。对于成本和功耗的影响几乎为0。
尽管参照本发明的示例性实施例特别示出并描述了本发明，但是本发明不限于上述实施例。本领域技术人员将会理解，可以在不偏离由权利要求限定的本发明的精神和范围的情况下，做出形式和细节的各种改变。例如，上述实施例示例了仅由数字电路形成载波恢复电路的准同步检测，但是本发明实质上还可以应用于由模拟LO振荡器和模拟正交解调器形成的同步检测电路。此外，上述时钟同步电路使用模拟压控振荡器，但是本发明还可应用于与载波恢复电路类似的仅由数字电路形成的时钟同步电路的情况。在这种情况下，A/D转换器响应于异步时钟信号执行采样，数字电路补偿相位差。
工业实用性
本发明用于毫米波或微波的无线通信系统，其中LO信号的相位噪声电平很高且采用多级QAM调制方案和高增益误差修正方案。本发明可应用于的设备不限于无线系统。而且在通过缆线分发数字TV信号的有线系统中，用于频率转换的调谐器的相位噪声在通过多级调制实现较高容量时产生问题。本发明对于这种有线系统也有效。
本申请基于并要求2010年11月26日提交的日本专利申请No.2010-263800的优先权益，将其公开在此一并引入作为参考。

Claims (3)

1.一种用于2n-QAM解调器中的时钟同步电路，其中n是4或更大的整数，所述时钟同步电路包括：
压控振荡器，所述压控振荡器根据控制信号来产生采样时钟信号；
A/D转换器，所述A/D转换器将已通过正交解调器转换到基带的模拟基带信号转换为与所述采样时钟信号同步的数字信号；
相位误差检测器，所述相位误差检测器从所述数字信号中提取与所述模拟基带信号的最佳采样相位以及所述采样时钟信号相对应的相位误差，以产生与所述相位误差的值相对应的相位误差信号；
限制器电路，所述限制器电路将所述相位误差信号的表示范围限制为恒定值或更小，以产生受限相位误差信号；以及
环路滤波器，所述环路滤波器基于所述受限相位误差信号来产生所述控制信号，使得所述采样时钟信号的相位与所述最佳采样相位匹配，从而确定环路的频率特性。
2.一种2n-QAM解调器，使用根据权利要求1所述的时钟同步电路。
3.一种用于解调器的时钟同步的方法，包括：
根据控制信号来产生采样时钟信号；
将已通过正交解调器转换到基带的模拟基带信号转换为与所述采样时钟信号同步的数字信号；
从所述数字信号中提取与所述模拟基带信号的最佳采样相位以及所述采样时钟信号相对应的相位误差；
产生与所述相位误差的值相对应的相位误差信号；
将所述相位误差信号的表示范围限制为恒定值或更小，以产生受限相位误差信号；以及
基于所述受限相位误差信号来产生控制信号，使得所述采样时钟信号的相位与所述最佳采样相位相匹配，从而确定环路的频率特性。
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