CN103165416B

CN103165416B - 用于刻蚀的硬掩膜及其制备方法以及mos器件的制造方法

Info

Publication number: CN103165416B
Application number: CN201110415370.8A
Authority: CN
Inventors: 何永根
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2011-12-13
Filing date: 2011-12-13
Publication date: 2015-09-30
Anticipated expiration: 2031-12-13
Also published as: CN103165416A

Abstract

本发明公开了一种用于刻蚀的硬掩膜及其制备方法以及MOS器件的制造方法。所述硬掩膜为至少两层的多层结构，该硬掩膜对湿法或干法刻蚀的刻蚀速率从最外层到最内层依次升高。其制备方法为：在基底上依次沉积从最内层到最外层的至少两层的多层结构，该硬掩膜对湿法或干法刻蚀的刻蚀速率从最外层到最内层依次升高。本发明的硬掩膜既能做到对湿法或者干法刻蚀的破坏具有高抵抗力，以保证在MOS器件制程中的多个连续工艺过程中，特别是保证在多个连续工艺过程中所采用的湿法或干法刻蚀中，该硬掩膜具有比较低的刻蚀速率以致能比较好的保护其覆盖区域，又能做到在后续的工艺中能够比较快的被热磷酸水溶液去除。

Description

用于刻蚀的硬掩膜及其制备方法以及MOS器件的制造方法

技术领域

本发明涉及半导体制造技术，特别涉及一种用于刻蚀的硬掩膜及其制备方法以及利用该硬掩膜的MOS器件的制造方法。

背景技术

目前，SiN(氮化硅)薄膜已经广泛的使用于MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)器件中。在MOS器件中，氮化硅薄膜可以实现多种功能，如作为刻蚀时进行保护所使用的硬掩膜(hardmask)，作为栅极侧墙(spacer)以防止离子注入形成源漏区的过程中源漏区与栅极短接，以及作为应力膜以提高NMOS(N-Metal-Oxide-Semiconductor，N型金属氧化物半导体)器件的电子迁移率和PMOS(P-Metal-Oxide-Semiconductor，P型金属氧化物半导体)器件的空穴的迁移率。

作为硬掩膜，现有的氮化硅薄膜需要在MOS器件制程中的多个连续工艺过程中进行所覆盖区域的保护，而在这些多个连续工艺过程中难免使用如湿法或者干法刻蚀等对氮化硅硬掩膜有破坏的方法，这就可能使得氮化硅硬掩膜在多个连续工艺过程破坏严重而难以对所覆盖区域进行保护。

发明内容

有鉴于此，本发明提供一种新型硬掩膜，既能做到对湿法或者干法刻蚀的破坏具有高抵抗力，以保证在MOS器件制程中的多个连续工艺过程中，特别是保证在多个连续工艺过程中所采用的湿法或干法刻蚀中，该硬掩膜具有比较低的刻蚀速率，以致能比较好的保护其覆盖区域，又能做到在后续的工艺中能够比较快的被热磷酸水溶液去除。

本发明的技术方案是这样实现的：

一种用于刻蚀的硬掩膜，所述硬掩膜为至少两层的多层结构，该硬掩膜对湿法或干法刻蚀的刻蚀速率从最外层到最内层依次升高。

进一步，所述硬掩膜材料为氮化硅。

进一步，所述硬掩膜的最内层为第一氮化硅层，其余至少一层为第二氮化硅层，所述第二氮化硅层的刻蚀速率小于第一氮化硅层的刻蚀速率。

进一步，所述第二氮化硅层为碳掺杂氮化硅层，其中的碳含量为0.5～3％，碳含量从所述最外层向最内层方向递减。

进一步，所述第一氮化硅层的厚度为50～200埃，所述第二氮化硅层的厚度为50～200埃。

从上述方案可以看出，因为所述硬掩膜的多层结构，以及该硬掩膜对湿法或干法刻蚀的刻蚀速率从最外层到最内层依次升高，所以从整个本发明的硬掩膜结构上来说，它与传统的氮化硅硬掩膜相比，对湿法或者干法刻蚀的破坏具有更高的抵抗力。在半导体器件的制造过程中，会采用多道湿法或干法刻蚀的工序，采用本发明的至少两层的多层结构的硬掩膜，在经过多道湿法或干法刻蚀的工序后，虽然也会受到湿法或干法刻蚀的破坏，但与传统的氮化硅硬掩膜相比，其被破坏的程度要小于传统的氮化硅硬掩膜，从而可以对其所覆盖的区域进行更完好的保护。另外，因为在经过多道湿法或干法刻蚀的工序后，本发明的硬掩膜受到湿法或干法刻蚀的一定程度的破坏，其最外层随着多道湿法或干法刻蚀的工序逐渐消耗，当结束了所述多道湿法或干法刻蚀的工序后，去除本发明的硬掩膜时，该硬掩膜仅剩下了对湿法或干法刻蚀的刻蚀速率较高的内层，这样，便可以通过常规手段如165℃热磷酸进行去除。本发明上述方案采用氮化硅材料作为硬掩膜基础材料，最内层为第一氮化硅层，在第一氮化硅层上形成对湿法或干法刻蚀的刻蚀速率不大于第一氮化硅层的其余各个第二氮化硅层，从而可以实现在经过多道湿法或干法刻蚀的工序后，各个第二氮化硅层被消耗尽，而仅留下最内层的第一氮化硅层，这样在去除最内层的第一氮化硅层时便可以采用常规手段如165℃热磷酸进行去除。与传统氮化硅硬掩膜相比较，本发明的硬掩膜可以在经过多道湿法或干法刻蚀的工序后仍然完好的保护所覆盖区域，保证了半导体器件在制造过程中的完好保护。综上，本发明的硬掩膜，既能做到对湿法或者干法刻蚀的破坏具有高抵抗力，以保证在MOS器件制程中的多个连续工艺过程中，特别是保证在多个连续工艺过程中所采用的湿法或干法刻蚀中，该硬掩膜具有比较低的刻蚀速率，以致能比较好的保护其覆盖区域，又能做到在后续的工艺中能够比较快的被热磷酸水溶液去除。

本发明同时提供了一种硬掩膜的制备方法，包括：

在基底上依次沉积从最内层到最外层的至少两层的多层结构，该硬掩膜对湿法或干法刻蚀的刻蚀速率从最外层到最内层依次升高。

进一步，所述硬掩膜材料为氮化硅。

进一步，在基底上沉积的最内层为第一氮化硅层，其余依次沉积的至少一层为第二氮化硅层，所述第二氮化硅层的刻蚀速率小于第一氮化硅层的刻蚀速率。

进一步，所述第二氮化硅层采用低压化学气相沉积方法进行制备，制备参数为：制备温度500～650℃，制备腔室气压0.1～10托，六氯乙硅烷流量10～100sccm，氨气流量100～1500sccm，氮气流量50～500sccm，乙烯流量为100～1000sccm。

进一步，所述第二氮化硅层采用等离子体增强原子层沉积方法进行制备，制备参数为：制备温度450～600℃，制备腔室气压0.5～20托，二氯硅烷流量20～5000sccm，氨气流量100～1500sccm，射频功率20～500W。

从上述方案可以看出，通过本发明提供的硬掩膜制备方法，能够制备出一种多层结构的硬掩膜，并且制备出的该硬掩膜对湿法或干法刻蚀的刻蚀速率从最外层到最内层依次升高，且制备出的硬掩膜内各层对湿法或干法刻蚀的刻蚀速率不大于氮化硅，所以从整个制备出的硬掩膜结构上来说，它与传统的氮化硅硬掩膜相比，对湿法或者干法刻蚀的破坏具有更高的抵抗力。在半导体器件的制造过程中，会采用多道湿法或干法刻蚀的工序，采用本发明方法制备出的至少两层的多层结构的硬掩膜，在经过多道湿法或干法刻蚀的工序后，虽然也会受到湿法或干法刻蚀的破坏，但与传统的氮化硅硬掩膜相比，其被破坏的程度要小于传统的氮化硅硬掩膜，从而可以对其所覆盖的区域进行更完好的保护。另外，因为在经过多道湿法或干法刻蚀的工序后，本发明方法制备出的硬掩膜受到湿法或干法刻蚀的一定程度的破坏，其最外层随着多道湿法或干法刻蚀的工序逐渐消耗，当结束了所述多道湿法或干法刻蚀的工序后，去除本发明的硬掩膜时，该硬掩膜仅剩下了对湿法或干法刻蚀的刻蚀速率较高的内层的第一氮化硅层，这样，便可以通过常规手段如165℃热磷酸进行去除。本发明上述制备方法中采用氮化硅材料作为硬掩膜基础材料，最内层为第一氮化硅层，在第一氮化硅层上形成对湿法或干法刻蚀的刻蚀速率不大于第一氮化硅层的其余各第二氮化硅层，从而可以实现在经过多道湿法或干法刻蚀的工序后，各个第二氮化硅层被消耗尽，而仅留下最内层的氮化硅层，这样在去除最内层的第一氮化硅层时便可以采用常规手段如165℃热磷酸或者稀释氢氟酸进行去除。与传统氮化硅硬掩膜相比较，本发明方法制备出的硬掩膜可以在经过多道湿法或干法刻蚀的工序后仍然完好的保护所覆盖区域，保证了半导体器件在制造过程中的完好保护。通过上述方法制造的硬掩膜，既能做到对湿法或者干法刻蚀的破坏具有高抵抗力，以保证在MOS器件制程中的多个连续工艺过程中，特别是保证在多个连续工艺过程中所采用的湿法或干法刻蚀中，该硬掩膜具有比较低的刻蚀速率，以致能比较好的保护其覆盖区域，又能做到在后续的工艺中能够比较快的被热磷酸水溶液去除。

本发明同时还提供了一种MOS器件的制造方法，包括：

提供衬底，在所述衬底上依次形成栅介质层、多晶硅或者无定形硅层、硬掩膜，其中，所述硬掩膜的形成过程为：在所述多晶硅或者无定形硅层上依次沉积从最内层到最外层的至少两层的多层结构，该硬掩膜对湿法或干法刻蚀的刻蚀速率从最外层到最内层依次升高；

进行图形化以形成多晶硅或者无定形硅的伪栅极；

在所述伪栅极两侧形成隔离侧墙；

对隔离侧墙底部的衬底进行离子注入形成轻掺杂源/漏区；

在所述栅极两侧形成主侧墙；

对所述主侧墙外侧的衬底进行刻蚀并沉积应力膜；

进行离子注入形成源/漏区并进行退火处理；

在所述源/漏区上形成NiSi膜；

利用165℃热磷酸去除所述硬掩膜。

从上述方案可以看出，在MOS器件的制造过程中，所沉积的至少两层的多层结构的硬掩膜，在后续的进行图形化到形成NiSi膜的工艺流程中，可以很好的保护其所覆盖的栅极。需要注意的是：从进行图形化到形成NiSi膜等步骤，均可采用现有成熟公开的技术实现，在这些步骤中，会涉及多次的湿法或者干法刻蚀工艺，比如进行图形化形成栅极的过程中，会涉及对多晶硅或者无定形硅层的刻蚀，形成应力膜的过程中会含有对主侧墙外侧的衬底的刻蚀等。沉积至少两层的多层结构的硬掩膜的过程和参数可以根据这些后续过程中的刻蚀工艺进行调整，以达到理想的效果，比如使得所沉积的至少两层的多层结构的硬掩膜在后期的多次刻蚀工艺过程中相比于传统的氮化硅硬掩膜损失很小，而且该至少两层的多层结构的硬掩膜从最外层到最内层在这些刻蚀工艺过程也在逐渐的被刻蚀掉，直到最后仅剩下最内层的第一氮化硅层，而恰到此时正是进入去除所述硬掩膜的步骤，此时仅仅通过常规手段如165℃热磷酸即可实现将最内层的氮化硅层去掉。因此在整个MOS器件的制造过程中，沉积从最内层到最外层的至少两层的多层结构的硬掩膜既可以保证在沉积所述硬掩膜之后的多次刻蚀工艺过程中完好的保护其所覆盖的栅极结构，并且当需要去除该硬掩膜时，也易于去除。该沉积从最内层到最外层的至少两层的多层结构的硬掩膜过程与后续的多次刻蚀工艺过程进行完美的结合，可以实现对栅极结构更好的保护效果。上述MOS器件的制造方法中采用的硬掩膜，既能做到对湿法或者干法刻蚀的破坏具有高抵抗力，以保证在MOS器件制程中的多个连续工艺过程中，特别是保证在多个连续工艺过程中所采用的湿法或干法刻蚀中，该硬掩膜具有比较低的刻蚀速率，以致能比较好的保护其覆盖的栅极，又能做到在后续的工艺中能够比较快的被165℃热磷酸去除。

本发明同时又提供了一种MOS器件的制造方法，包括：

提供形成有栅极和轻掺杂源/漏区的基底，并且所述栅极两侧形成有隔离侧墙；

在所述隔离侧墙的外侧形成主侧墙，所述主侧墙的形成过程为：在所述隔离侧墙上依次沉积从最内层到最外层的至少两层的多层结构，该主侧墙对湿法或干法刻蚀的刻蚀速率从最外层到最内层依次升高；

对所述主侧墙外侧的衬底进行刻蚀并沉积应力膜；

进行离子注入形成源/漏区并进行退火处理；

在所述源/漏区上形成NiSi膜；

利用165℃热磷酸或者稀释氢氟酸去除侧墙。

从上述方案可以看出，主侧墙采用本发明的硬掩膜结构，在后续的工艺中既能做到对湿法或者干法刻蚀的破坏具有高抵抗力，以致能比较好的保护其覆盖的栅极，又能做到在需要的时候能够比较快的被165℃热磷酸去除。

上述两种MOS器件的制造方法相结合，既能做到对湿法或者干法刻蚀的破坏具有高抵抗力，对栅极结构实现更好的保护，同时又能做到在需要的时候能够比较快的被165℃热磷酸去除。

另外，与现有的MOS器件的制造过程相比，由于硬掩膜对湿法或干法刻蚀的刻蚀速率从最外层到最内层依次升高，并且所述硬掩膜内各层对湿法或干法刻蚀的刻蚀速率不大于氮化硅，因此湿法或干法刻蚀本发明的硬掩膜速度要慢于传统的氮化硅硬掩膜，所以本发明中的从最内层到最外层的至少两层的多层结构的硬掩膜还可以比传统的氮化硅硬掩膜做的更薄。

附图说明

图1为本发明用于刻蚀的硬掩膜的结构图；

图2为采用本发明的硬掩膜制造MOS器件实施例1的流程图；

图3为制造MOS器件实施例1的结构示意图；

图4为采用本发明的硬掩膜制造MOS器件实施例2的流程图；

图5为制造MOS器件实施例2的结构示意图。

附图中，各标号所代表的各部分名称如下：

10、硬掩膜，11、第一氮化硅层，12、第二氮化硅层，20、衬底，30、栅介质层，40、多晶硅或者无定形硅层，50、栅极，60、隔离侧墙

具体实施方式

为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。

本发明提供了一种用于刻蚀的硬掩膜，该硬掩膜为至少两层的多层结构，该硬掩膜对湿法或干法刻蚀的刻蚀速率从最外层到最内层依次升高。

该硬掩膜的制备方法为：在基底上依次沉积从最内层到最外层的至少两层的多层结构，该硬掩膜对湿法或干法刻蚀的刻蚀速率从最外层到最内层依次升高。

基于现有技术中所采用的氮化硅硬掩膜，本发明的实施例中，硬掩膜材料采用氮化硅，多层结构中为达到该硬掩膜对湿法或干法刻蚀的刻蚀速率从最外层到最内层依次升高，并且所述硬掩膜内各层对湿法或干法刻蚀的刻蚀速率不大于氮化硅的效果，采用硬掩膜的最内层为第一氮化硅层，其余各层为第二氮化硅层的方式，并且第二氮化硅层对湿法或干法刻蚀的刻蚀速率不大于第一氮化硅层的刻蚀速率。

如图1所示的实施例，本发明提供的用于刻蚀的硬掩膜10为一多层结构，包括第一氮化硅层11和叠加在其上的至少一层第二氮化硅层12，其中，至少一层第二氮化硅层12可以为非碳掺杂氮化硅层或者碳掺杂氮化硅层，而对于碳掺杂氮化硅层来说，其中的碳含量为0.5～3％，碳含量从最外层向最内层方向递减。

图1实施例所示的硬掩膜10，可以采用如下两种制备方法形成。

方法1

步骤1：在基底上沉积最内层第一氮化硅层11；

步骤2：在第一氮化硅层11上，依次沉积至少1层第二氮化硅层12。

其中，步骤1可以采用现有的氮化硅薄膜制备方法生成第一氮化硅层11，如采用如低压化学气相沉积(LPCVD)方法，制备参数为：制备温度500～650℃，制备腔室气压0.1～10托(Torr，即毫米汞柱)，六氯乙硅烷流量10～100sccm(标况毫升每分)，氨气(NH₃)流量100～1500sccm，氮气(N₂)流量50～500sccm。

步骤2中，利用六氯乙硅烷(HCD)和乙烯(C₂H₄)的混合气体，采用低压化学气相沉积方法，生成至少1层第二氮化硅层12，制备参数为：制备温度500～650℃，制备腔室气压0.1～10托，六氯乙硅烷流量10～100sccm，氨气流量100～1500sccm，氮气流量50～500sccm，乙烯流量为100～1000sccm。

采用上述步骤2所生成的第二氮化硅层12为碳掺杂氮化硅层，其中的碳含量为0.5～3％。

方法2

步骤1：在基底上沉积最内层第一氮化硅层11；

其中，步骤1与方法1中步骤1的沉积过程相同，不再赘述。

步骤2中，利用二氯硅烷(DCS)，采用等离子体增强原子层沉积(PEALD)方法，生成至少1层第二氮化硅层12，制备参数为：制备温度450～600℃，制备腔室气压0.5～20托，二氯硅烷流量20～5000sccm，氨气流量100～1500sccm，射频功率20～500W。

上述步骤2中，与方法1所形成的第二氮化硅层12不同。方法1所形成的第二氮化硅层12为碳掺杂氮化硅层，而方法2的步骤2所形成的第二氮化硅层12仍然是氮化硅材料，其中并不掺碳，但是其对湿法或干法刻蚀的刻蚀速率同样不大于第一氮化硅层11的刻蚀速率，与方法1所形成的掺碳的第二氮化硅层12可以实现同样的效果。

通过具体调整沉积过程中的参数生成的硬掩膜10，控制第一氮化硅层11的厚度在50～200埃，至少1层第二氮化硅层12的厚度在50～200埃，至少1层第二氮化硅层12若为碳掺杂氮化硅层，则其中的碳含量在0.5～3％，从而可以很好的应用于半导体器件的制造中。

通过上述两种方法生成的硬掩膜10中各层的湿法刻蚀速率(WER)的一个具体实例如下表所示。

从上表中可以看出：

对应于100∶1(体积比)的稀释氢硫酸(DHF)：

采用现有常规方法生成的第一氮化硅层11，其刻蚀速率为40.8埃/分钟；

采用方法1生成的第二氮化硅层12即碳掺杂氮化硅层，其刻蚀速率为10.05埃/分钟；

采用方法2生成的第二氮化硅层12，其刻蚀速率为7.9埃/分钟。

对应于165℃的热磷酸(H₃PO₄)水溶液：

采用现有常规方法生成的第一氮化硅层11，其刻蚀速率为282.4埃/分钟；

采用方法1生成的第二氮化硅层12即碳掺杂氮化硅层，其刻蚀速率为106.51埃/分钟；

采用方法2生成的第二氮化硅层12，其刻蚀速率为47.8埃/分钟。

由此可见，处于本发明硬掩膜10外层的第二氮化硅层12，当采用氢氟酸或者磷酸作为湿法刻蚀液时，其湿法刻蚀速率都明显的低于内层的第一氮化硅层11，因此，在MOS器件制造过程中，采用本发明所提供的硬掩膜10相比于常规的硬掩膜来说具有更好的抗腐蚀作用，从而可以起到更好的保护作用，并且又能做到在后续的工艺中在需要的时候能够比较快的被热磷酸去除。

以下分别以两个MOS器件制造过程为具体实施例，分别对上述硬掩膜10在MOS器件制造过程中的应用进行说明，需要注意的是，以下两个实时方式所采用的硬掩膜10的结构为一双层结构，即内层第一氮化硅层11和叠加在其上的一单层的第二氮化硅层12，以下实施例仅对本发明的硬掩膜10在MOS器件制造过程中的应用进行说明，对于具有多层的第二氮化硅层12的硬掩膜10，以下实施例同样适用。

实施例1

如图2、图3所示，实施例1的MOS器件制造过程包括：

步骤1：提供衬底20，在所述衬底20上依次形成栅介质层30、多晶硅或者无定形硅层40、硬掩膜10，其中，所述硬掩膜10的形成过程为：在所述多晶硅或者无定形硅层40上沉积第一氮化硅层11；在所述第一氮化硅层11上沉积第二氮化硅层12(也可以在所述第一氮化硅层11上沉积多层第二氮化硅层12)；

步骤2：进行图形化以形成多晶硅或者无定形硅的伪栅极；

步骤3：在所述伪栅极两侧形成隔离侧墙；

步骤4：对隔离侧墙底部的衬底进行离子注入形成轻掺杂源/漏区；

步骤5：在所述栅极两侧形成主侧墙；

步骤6：对所述主侧墙外侧的衬底进行刻蚀并沉积应力膜(如SiGe应力膜)；

步骤7：进行离子注入形成源/漏区并进行退火处理；

步骤8：在所述源/漏区上形成NiSi膜；

步骤9：去除硬掩膜10。

步骤9中，采用常规手段如165℃热磷酸去除该硬掩膜10。

本实施例1的MOS器件制造过程中，除了所述硬掩膜10及其形成过程采用本发明所提供的硬掩膜和制备方法外，其余各步骤均采用现有技术实现，而且需要注意的是，上述方法仅是多种MOS器件制造方法中的一种，采用其他方法并利用本发明提供的硬掩膜10及其制备方法制造MOS器件，均应在本发明的保护范围之内。

在上述MOS器件的制造过程中，步骤1中所沉积的双层结构的硬掩膜10(第一氮化硅层11和在其上生成的第二氮化硅层12)，在后续的进行图形化到形成NiSi膜的工艺流程中，可以很好的保护其所覆盖的栅极。在这些后续的步骤中，会涉及多次的湿法或者干法刻蚀工艺，比如上述方法中提到的步骤2中进行图形化形成栅极的过程中，会涉及以对多晶硅或者无定形硅层的刻蚀，步骤6的形成应力膜的过程中会含有对主侧墙外侧的衬底的刻蚀等。根据这些后续过程中的刻蚀工艺，步骤1中所沉积的双层结构的硬掩膜10的参数可以进行调整，以达到理想的效果，以使得所沉积双层结构的硬掩膜10在后期的多次刻蚀工艺过程中相比于传统的氮化硅硬掩膜损失很小(仅外层的第二氮化硅层12有所损失，而且其刻蚀速率很低，损失很小)，并且该双层结构的硬掩膜10在这些刻蚀工艺过程中，其外层的第二氮化硅层12在逐渐的被刻蚀掉，直到最后仅剩下内层的第一氮化硅层11，而恰到此时正是进入去除该硬掩膜10的步骤9，此时仅仅通过常规手段如165℃热磷酸或者稀释氢氟酸即可实现将最内层的第一氮化硅层11去掉。因此在上述MOS器件的制造过程中，沉积的双层结构的硬掩膜10既可以保证在沉积该硬掩膜10之后的多次刻蚀工艺过程中完好的保护其所覆盖的栅极结构，并且当需要去除该硬掩膜10时，也易于去除。该沉积的双层结构硬掩膜10过程与后续的多次刻蚀工艺过程进行完美的结合，可以实现对栅极结构更好的保护效果。

实施例2

如图4、图5所示，实施例2的MOS器件制造过程包括：

步骤1：提供形成有栅极50和轻掺杂源/漏区的基底，并且所述栅极50两侧形成有隔离侧墙(offset spacer)60；

步骤2：在隔离侧墙60的外侧形成主侧墙(main spacer)即硬掩膜10，所述主侧墙的形成过程为：在所述隔离侧墙60上沉积第一氮化硅层11；在所述第一氮化硅层11上沉积第二氮化硅层12(也可以在所述第一氮化硅层11上沉积多层第二氮化硅层12)；

步骤3：对主侧墙外侧的衬底进行刻蚀并沉积应力膜(如SiGe应力膜)；

步骤4：进行离子注入形成源/漏区并进行退火处理；

步骤5：在所述源/漏区上形成NiSi膜；

步骤6：去除侧墙。

步骤6中，可以采用常规手段如165℃热磷酸去除侧墙，即硬掩膜10残留下来的内层第一氮化硅层11。

上述实施例2的MOS器件制造过程，以本发明的硬掩膜10作为栅极主侧墙来使用。在实施例2的MOS器件制造过程中，除了所述主侧墙即硬掩膜10及其形成过程采用本发明所提供的硬掩膜和制备方法外，其余各步骤均采用现有技术实现。而且与实施例1相同的说明是：需要注意的是，上述方法仅是多种MOS器件制造方法中的一种，采用其他方法并利用本发明提供的硬掩膜10及其制备方法制造MOS器件，均应在本发明的保护范围之内。

采用本发明的硬掩膜10作为主侧墙，与实施例1相同，同样可以保证在沉积该主侧墙之后的多次刻蚀工艺过程中完好的保护其所覆盖的栅极结构，并且当需要去除该主侧墙时，也易于去除。该沉积的双层结构主侧墙过程与后续的多次刻蚀工艺过程进行完美的结合，可以实现对栅极结构更好的保护效果。

现有技术中，为增强沟道中的电子迁移率(NMOS)和空穴迁移率(PMOS)，对CMOS晶体管器件引入了应变技术。其中的一种技术被称为应力近邻技术(Stress Proximity Technique)。该技术首先要去掉栅极两侧的侧墙，之后针对NMOS和PMOS的不同分别沉积具有张应力或者具有压应力的应力膜。通常情况下，应力近邻技术中，去掉侧墙的过程采用干法或者湿法来剥离氮化硅材料，因此，上述实施例1的步骤9以及实施例2的步骤6可以是该应力近邻技术中的一步，在这一步中，去除侧墙的同时，也去除了上述硬掩膜10(注意，此时的硬掩膜10和主侧墙均仅残留下了内层第一氮化硅层11)。

所以，由以上两个实施例可以看出，本发明的硬掩膜10可以完美的融合进现有的MOS器件的制造工艺中。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims

1.一种用于刻蚀的硬掩膜，其特征在于：所述硬掩膜为至少两层的多层结构，该硬掩膜对湿法或干法刻蚀的刻蚀速率从最外层到最内层依次升高；其中，

所述硬掩膜材料为氮化硅；

所述硬掩膜的最内层为第一氮化硅层，其余至少一层为第二氮化硅层，所述第二氮化硅层的刻蚀速率小于第一氮化硅层的刻蚀速率；

其中，所述第二氮化硅层为碳掺杂氮化硅层，且碳含量从所述最外层向最内层方向递减。

2.根据权利要求1所述的硬掩膜，其特征在于：所述第二氮化硅层中的碳含量为0.5～3％。

3.根据权利要求1或2所述的硬掩膜，其特征在于：所述第一氮化硅层的厚度为50～200埃，所述第二氮化硅层的厚度为50～200埃。

4.一种硬掩膜制备方法，包括：

在基底上依次沉积从最内层到最外层的至少两层的多层结构，该硬掩膜对湿法或干法刻蚀的刻蚀速率从最外层到最内层依次升高；其中，

所述硬掩膜材料为氮化硅；

在基底上沉积的最内层为第一氮化硅层，其余依次沉积的至少一层为第二氮化硅层，所述第二氮化硅层的刻蚀速率小于第一氮化硅层的刻蚀速率；

5.根据权利要求4所述的硬掩膜制备方法，其特征在于：所述第二氮化硅层中的碳含量为0.5～3％。

6.根据权利要求4或5所述的硬掩膜制备方法，其特征在于，所述第二氮化硅层采用低压化学气相沉积方法进行制备，制备参数为：制备温度500～650℃，制备腔室气压0.1～10托，六氯乙硅烷流量10～100sccm，氨气流量100～1500sccm，氮气流量50～500sccm，乙烯流量为100～1000sccm。

7.根据权利要求4所述的硬掩膜制备方法，其特征在于，所述第二氮化硅层采用等离子体增强原子层沉积方法进行制备，制备参数为：制备温度450～600℃，制备腔室气压0.5～20托，二氯硅烷流量20～5000sccm，氨气流量100～1500sccm，射频功率20～500W。

8.一种MOS器件的制造方法，其特征在于，包括：

进行图形化以形成多晶硅或者无定形硅的伪栅极；

在所述伪栅极两侧形成隔离侧墙；

对隔离侧墙底部的衬底进行离子注入形成轻掺杂源/漏区；

在所述栅极两侧形成主侧墙；

对所述主侧墙外侧的衬底进行刻蚀并沉积应力膜；

进行离子注入形成源/漏区并进行退火处理；

在所述源/漏区上形成NiSi膜；

利用165℃热磷酸去除所述硬掩膜。

9.一种MOS器件的制造方法，其特征在于，包括：

对所述主侧墙外侧的衬底进行刻蚀并沉积应力膜；

进行离子注入形成源/漏区并进行退火处理；

在所述源/漏区上形成NiSi膜；

利用165℃热磷酸去除残留的主侧墙。