CN104752184B - 半导体器件的形成方法 - Google Patents
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Abstract
一种半导体器件的形成方法，在半导体衬底上形成伪栅材料层后，在所述伪栅材料层上方形成第一硬掩模层，之后在刻蚀所述第一硬掩模层和伪栅材料层形成伪栅结构后，在所述伪栅结构上保留所述第一硬掩模层，在之后的嵌入式应力晶体管制备工艺中，所述第一硬掩模层始终覆盖在所述伪栅上方，从而避免伪栅结构被破坏，进而确保后续形成的与所述伪栅结构相匹配的金属栅极的结构。
Description
技术领域
本发明涉及半导体形成领域，尤其是涉及一种半导体器件的形成方法。
背景技术
在超大规模集成电路中，通常采用应变硅技术（Strained Silicon）使得NMOS晶体管上形成张应力，在PMOS晶体管上形成压应力，从而增大NMOS晶体管和PMOS晶体管的载流子迁移率，增大了驱动电流，提高电路的响应速度。嵌入式应力晶体管是应变硅技术应用的热点之一。
基于嵌入式应力晶体管中PMOS的压应力层和NMOS的拉应力层的结构，以及所用材料不同，PMOS的压应力层和NMOS的拉应力层分步制备。以先形成压应力层，后形成拉应力层的工艺为例，现有技术中嵌入式应力晶体管的过程参考图1～图5所示：
参考图1所示，在半导体衬底10上形成伪栅材料层，并在伪栅材料层上形成第一硬掩模图案后，以第一硬掩模图案为掩膜刻蚀所述伪栅材料层形成PMOS伪栅20和NMOS伪栅30，保留两个伪栅20和30的上的第一硬掩模层21和31；
参考图2所示，在所述半导体衬底10以及两个伪栅20和30上方覆盖氧化层22和32后，在所述氧化层22和32上形成第二硬掩模层40；
参考图3所示，保留所述NMOS伪栅30上的第二硬掩模层41，打开所述PMOS伪栅20两侧的第二硬掩模层和氧化层，在PMOS伪栅20的周边形成“Σ”凹槽并填充应力材料，形成压应力层51。其中，位于所述NMOS伪栅30上的第二硬掩模层41可有效防止压应力层51生长在NMOS伪栅30的区域；
结合参考图4和图5所示，去除覆盖在NMOS伪栅30上的第二硬掩模层41后，重新在PMOS伪栅20和NMOS伪栅30上形成硬掩模层60。之后保留PMOS伪栅20上的硬掩模层61，打开NMOS伪栅30两侧的硬掩模层60和氧化层，NMOS伪栅30的周边的半导体衬底10内形成“U型”凹槽并填充应力材料，形成拉应力层52；
参考图6所示，之后在所述PMOS伪栅20两侧形成侧墙71，NMOS伪栅两侧形成侧墙72后，以光刻胶80覆盖NMOS伪栅30，向PMOS伪栅两侧注入离子形成PMOS源漏区（图中未标示）；之后去除光刻胶80，在PMOS伪栅20上形成光刻胶（图中未标示），在NMOS伪栅30两侧注入离子，形成NMOS源漏区。
然而，在实际工艺中，形成PMOS栅极和NMOS栅极的应力层后，发现PMOS伪栅20以及NMOS伪栅30的结构被破坏，其直接影响了后续与所述PMOS伪栅20和NMOS伪栅30结构相匹配的PMOS栅极和NMOS栅极的结构，进而影响后续形成的半导体器件的性能。
为此，在制备嵌入式应力晶体管过程中，如何确保PMOS伪栅和NMOS伪栅结构不受损是本领域技术人员亟需解决的问题。
发明内容
本发明解决的问题是，在形成PMOS栅极和NMOS栅极的应力层过程中，确保PMOS伪栅和NMOS伪栅不受损伤。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
提供半导体衬底；
在所述半导体衬底上形成伪栅材料层；
在所述伪栅材料层上形成第一硬掩模层；
刻蚀所述第一硬掩模层，在所述第一硬掩模层内形成硬掩模图案；
以所述硬掩模图案为掩模刻蚀所述伪栅材料层，形成伪栅结构，在所述伪栅结构上保留所述第一硬掩模层；
在所述半导体衬底上形成第二硬掩模层，所述第二硬掩模层覆盖所述伪栅结构；
刻蚀所述第二硬掩模层，在所述伪栅结构周边的半导体衬底内形成凹槽，并在所述凹槽内形成应力层；
去除所述半导体衬底上剩余的第二硬掩模层。
可选地，去除所述半导体衬底上剩余的第二硬掩模层的方法为湿法刻蚀工艺；
在所述湿法刻蚀工艺中，所述第二硬掩模层和第一硬掩模层的刻蚀选择比大于或等于3:1。
可选地，所述第一硬掩模层的材料为单层或多层结构，且至少包括一层掺碳的氮化硅层；
所述第二硬掩模层的材料为氮化硅。
可选地，所述第一硬掩模层包括双层结构；所述双层结构包括位于所述伪栅材料层上的掺碳的氮化硅层，和位于所述掺碳的氮化硅层上的氮化硅层。
可选地，所述掺碳的氮化硅层的形成工艺为原子层沉积法。
可选地，所述湿法刻蚀工艺参数包括：采用体积浓度为50～90%磷酸溶液为刻蚀剂，刻蚀温度为120～180℃。
可选地，所述掺碳的氮化硅层的厚度为
可选地，所述掺碳的氮化硅层中碳的原子百分比为1～8％。
可选地，在形成所述伪栅结构后，在所述伪栅结构的侧壁上，以及第一硬掩模层的侧壁上形成第一侧墙。
可选地，在形成所述第二硬掩模层前，在所述半导体衬底上形成氧化物层，所述氧化物层覆盖所述伪栅结构。
可选地，刻蚀所述第一硬掩模层的工艺为干法刻蚀工艺；采用的干法刻蚀剂包括含有SiF4、NF3、CHF3或C2F6的气体。
可选地，在形成所述应力层后，在所述伪栅结构的侧壁上形成第二侧墙，并以所述第二侧墙为掩模向所述半导体衬底内注入离子，形成伪栅结构的源漏极。
与现有技术相比，本发明的技术方案具有以下优点：
在半导体衬底上形成伪栅材料层后，在所述伪栅材料层上形成第一硬掩模层。刻蚀第一硬掩模层形成硬掩模图案后，以所述硬掩模图案为掩模刻蚀所述伪栅材料层，形成伪栅结构，在所述伪栅结构上保留所述第一硬掩模层。后续在所述半导体衬底上覆盖第二硬掩模层，刻蚀所述第二硬掩模层在所述伪栅结构周边的半导体衬底内形成凹槽，并在凹槽内形成应力层；在后续去除所述半导体衬底上多余的第二硬掩模层过程中，所述第一硬掩模层始终覆盖于所述伪栅结构上方，确保伪栅结构不受损，从而确保后续形成的与伪栅结构相对应的金属栅极的结构符合标准，如，确保金属栅极的高度符合要求。
进一步可选地，在形成所述第二硬掩模层前，在所述伪栅结构以及第一硬掩模层的侧壁上形成第一侧墙，在去除所述伪栅结构后，所述第一侧墙内形成后续用于形成的金属栅极的栅极凹槽。在去除所述第二硬掩模层之后，所述第一硬掩模层覆盖在所述伪栅结构上方，而侧墙位于所述第一硬掩膜层侧壁上，避免所述第一侧墙被过度打开，继而在去除第二硬掩模层过程中被腐蚀。上述技术方案可有效减少第一侧墙的损失，进而确保后续形成的金属栅极的结构质量；
在形成所述第二应力层后，在所述伪栅结构的侧壁上形成第二侧墙，并以所述第二侧墙为掩模，向所述半导体衬底内注入离子，以形成所述伪栅结构的源漏区。期间，所述第一硬掩模层可以避免所述离子注入至所述伪栅结构中，从而消除在刻蚀所述伪栅结构时，由于N/P掺杂不同而造成不同的伪栅结构的蚀刻速率差异；此外，在离子注入工艺中，会在半导体衬底上的特定位置覆盖光刻胶层，在离子注入工艺完成后，会采用湿法或灰化工艺去除所述光刻胶层，在去除所述光刻胶层过程中，所述第一硬掩模层可保护所述伪栅结构不受损伤。
附图说明
图1～图6现有半导体器件的结构示意图；
图7至图16是本发明实施例提供的半导体器件的形成方法的结构示意图。
具体实施方式
正如背景技术中所述，在现有的嵌入式应力晶体管制备工艺中，容易造成PMOS伪栅和NMOS伪栅损伤，进而影响后续形成的PMOS栅极和NMOS栅极结构。
分析所述PMOS伪栅和NMOS伪栅受损原因，参考图3所示，嵌入式应力晶体管制备工艺中，在半导体衬底上形成伪栅材料层后，用于形成伪栅的第一硬掩模层，和后续如在形成压应力层过程中，覆盖于PMOS伪栅20和NMOS伪栅30上的第二硬掩模材料层41均为SiN。在形成PMOS伪栅20两侧的压应力层51后，去除覆盖于所述NMOS伪栅30的第二硬掩模层41后，覆盖于所述PMOS伪栅20上的第一硬掩模层21同时被去除。在除尽所述第一硬掩模层21后，所述PMOS伪栅20上没有了第一硬掩模层的保护，在后续工艺中会有较多的损失，进而造成后续与伪栅结构相对应的金属栅极的结构缺陷，如，伪栅结构损失后，高度降低，进而造成后续形成的金属栅极的高度无法满足要求。
在现有的湿法刻蚀工艺中，多晶硅等用于形成伪栅的材料和第二硬掩模层的刻蚀选择比较大，但还是会损伤伪栅的材料，造成伪栅结构损伤。基于半导体制备工艺制程不断减小，对于半导体器件的精度越发严格，伪栅结构损伤势必影响后续与伪栅结构相匹配的栅极结构，并最终影响后续形成的半导体器件的性能。
为此，本发明提供了一种半导体器件的形成方法。所述半导体器件的形成方法中，在形成伪栅材料层后，在伪栅材料层上形成第一硬掩模层，在刻蚀所述第一硬掩模层形成硬掩模图案后，以所述硬掩模图案刻蚀伪栅材料层，在半导体衬底上形成伪栅结构，其中所述伪栅结构上保留有第一硬掩模层。在后续在所述形成应力层过程中，所述第一硬掩模层始终位于所述伪栅结构上方，从而保护伪栅结构不受损伤，进而确保后续形成的所述伪栅结构相匹配的金属栅极的结构。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例作详细的说明。
附图7～附图16为本实施例提供的半导体器件的形成方法的结构示意图。
先参考图7所示，本实施例提供的半导体器件的形成方法，包括：
提供半导体衬底100，所述半导体衬底100包括PMOS区域110和NMOS区域120，所述PMOS区域110和NMOS区域120通过浅沟槽结构（图中未标示）隔离。
在所述半导体衬底100上形成伪栅材料层（图中未标示），在所述伪栅材料层上形成第一硬掩模层。之后，刻蚀所述第一硬掩模层，在所述第一硬掩模层内形成硬掩模图案；以所述硬掩模图案为掩模刻蚀伪栅材料层，在所述PMOS区域和NMOS区域分别形成PMOS伪栅111和NMOS伪栅121。在所述PMOS伪栅111上保留第一硬掩模层，在所述NMOS伪栅121上保留所述第一硬掩模层。
本实施例中，所述第一硬掩模层可为单层或多层结构，且所述第一硬掩模层至少包括一层掺碳的氮化硅层。
若所述第一硬掩模层为单层结构，则所述第一硬掩模层为掺碳的氮化硅层；若所述第一硬掩模层为多层结构，则至少包括一层掺碳的氮化硅层。
继续参考图7所示，本实施例中，所述第一硬掩模层包括双层结构。所述双层结构包括位于所述伪栅材料层上的第一材料层和位于所述第一材料层上的第二材料层；所述第一材料层为掺碳的氮化硅层，第二材料层为氮化硅层。
本实施例中，所述PMOS伪栅111上保留第一硬掩模层包括第一材料层211和第二材料层212；所述NMOS伪栅121上的第一硬掩模层包括第一材料层221和第二材料层222。
所述半导体衬底100可以为硅衬底，也可以是锗、锗硅、砷化镓衬底或绝缘体上硅衬底，常见的半导体衬底均可作为本实施例中的半导体衬底。
本实施例中的半导体衬底100可选为硅衬底。
本实施例中，所述第一材料层为掺碳的氮化硅层（C-SiN层），形成工艺为原子层沉积法。
本实施例中，所述第二材料层为氮化硅层（SiN层），形成工艺为PECVD法（等离子体增强化学气相沉积法）。
本实施例中，刻蚀第一硬掩模层和伪栅材料层的方法为干法刻蚀法。具体地，所述干法刻蚀剂可采用如含有SiF4、NF3、CHF3或C2F6等气体。
形成所述PMOS伪栅111和NMOS伪栅121的方法可包括，先在所述第二材料层上形成光刻胶层，经曝光、显影工艺后，在所述光刻胶层内形成光刻胶图案，之后以所述光刻胶图案为掩模依次刻蚀所述第二材料层和第一材料层，从而在所述第一硬掩模层内形成硬掩模图案，之后以所述硬掩模图案为掩模刻蚀所述伪栅材料层，从而在所述半导体衬底100的PMOS区域110和NMOS区域120上分别形成PMOS伪栅111和NMOS伪栅121。
本实施例中，所述第一硬掩模层包括掺碳的氮化硅层，和位于所述掺碳的氮化硅层上的氮化硅层。在刻蚀所述第一硬掩模层形成硬掩模图案，以及在蚀刻应力层凹槽的一系列的刻蚀工艺中，不可避免地造成第一硬掩模层，以及第一硬掩模层的侧壁受到部分腐蚀，所述第一硬掩模层包括掺碳的氮化硅层，以及位于所述掺碳的氮化硅层上的氮化硅层的双层结构，在上述一系列的刻蚀工艺中，所述氮化硅层可保护所述掺碳的氮化硅层免受损伤。从而确保后续工艺地顺利进行，并提高半导体器件最终形成的结构精度。
参考图8所示，形成所述PMOS伪栅111和NMOS伪栅121后，可采用热氧化层工艺在围绕所述PMOS伪栅111，形成覆盖所述PMOS伪栅111侧壁的热氧化层213，以及围绕所述NMOS伪栅121，形成覆盖所述NMOS伪栅121侧壁的热氧化层223；在PMOS伪栅111和NMOS伪栅121的侧壁上，位于所述热氧化层213和223的外侧形成第一侧墙214和224；之后，采用CVD（化学气相沉积法）等工艺，形成覆盖所述PMOS区域110的氧化层215，以及覆盖所述NMOS区域120的氧化层225；然后，在所述半导体衬底100上方，形成覆盖所述PMOS区域110和NMOS区域120的第二硬掩模层300。
本实施例中，在形成所述第一侧墙214和224之后，可以所述第一侧墙214和224为掩模，采用离子注入工艺，在所述PMOS伪栅111和NMOS伪栅121的周边注入离子，形成轻掺杂区域（图中未显示）。
本实施例中，所述第一侧墙214和224的材料为氮化硅。
本实施例中，所述第一硬掩模层（实质是覆盖于所述伪栅结构上方的第一材料层）和第二硬掩模层具有较大的湿法刻蚀选择比。具体地，若以常用的磷酸为湿法刻蚀工艺的刻蚀剂，所述第二硬掩模层和第一硬掩模层的刻蚀选择比大于或等于3:1。
本实施例中，所述第二硬掩模层300的材料与所述第二材料层212和222的材料相同，所述第二硬掩模层300的材料为氮化硅。
参考图9所示，依次刻蚀所述PMOS区域的第二硬掩模层300、氧化层215和半导体衬底100，在所述半导体衬底100内，位于所述PMOS伪栅111的周边形成第一凹槽216，并在所述第一凹槽216内形成第一应力层。而所述NMOS区域仍然覆盖有所述第二硬掩模层300。
本实施例中，形成所述第一凹槽216的具体过程可包括，先在所述半导体衬底100的NMOS区域120上覆盖的光刻胶层；之后，刻蚀所述PMOS区域110上的所述第二硬掩模层300，直至露出所述氧化层215，之后，继续刻蚀所述氧化层215，露出所述半导体衬底100，再刻蚀所述半导体衬底100，在所述半导体衬底100的PMOS区域110内，形成所述第一凹槽216。
继续参考图9所示，在形成所述第一凹槽21后，所述NMOS区域120完整地覆盖有所述第二硬掩模层300，而在所述PMOS区域110，仅在所述PMOS伪栅111的侧壁附着有残留的第二硬掩模层。位于所述PMOS伪栅111上方的第二材料层212已裸露。
本实施例中，所述第一凹槽216为“Σ”型，刻蚀所述半导体衬底100的工艺可先采用干法刻蚀工艺，在所述半导体衬底100内形成竖直向的凹槽，之后再以湿法刻蚀工艺继续刻蚀所述凹槽，从而形成“Σ”型的第一凹槽216。上述刻蚀工艺均为本领域的成熟工艺，在此不再赘述。
所述第一应力层的材料为锗硅材料（SiGe），在所述第一凹槽216内形成所述第一应力层的工艺为外延工艺。所述第一应力层的形成工艺为本领域的成熟技术，在此不再赘述。
本实施例中，在所述PMOS区域110内形成第一凹槽216过程中，所述NMOS区域120始终覆盖有第二硬掩模层。因而在形成所述第一应力层过程中，覆盖于所述NMOS区域120的第二硬掩模层可有效避免第一应力层生长在所述NMOS区域120。
参考图10所示，在所述PMOS区域110内形成所述第一应力层后，去除所述NMOS区域120上的第二硬掩模层300，露出所述氧化层225。
本实施例中，去除所述第二硬掩模层300的工艺为湿法刻蚀工艺，具体的，可采用磷酸溶液为刻蚀剂去除所述第二硬掩模层300，所述磷酸溶液的体积浓度为50～90%，刻蚀温度控制为120～180℃。
结合参考图9和图10，所述第一侧墙214覆盖在所述第一硬材料层211和所述PMOS伪栅111侧壁上。在后续工艺中，所述PMOS伪栅111去除后，在所述第一侧墙214内形成后续用于形成金属栅极的栅极凹槽。在现有工艺中，所述第一硬掩模层去除后，所述第一侧墙214内壁上端暴露，且所述第一侧墙214和第二硬掩模层300材料相同，因而去除所述第二硬掩模层300时所述第一侧墙214会受损伤，继而出现如降低第一侧墙214高度等缺陷，从而降低后续形成的金属栅极的高度。
本实施例中，所述第二材料层212和222与所述第二硬掩模层300的材料相同，因而残留在所述PMOS伪栅111周侧的第二硬掩模层残留，以及所述PMOS伪栅111顶部的第二材料层222同时被去除，裸露出覆盖于所述PMOS伪栅111顶部的第一材料层211；且基于所述第一材料层211和第二硬掩模层212具有较高的刻蚀选择，因而第一材料层211被保留覆盖于所述PMOS伪栅111上方，所述第一侧墙214始终覆盖在所述第一材料层211侧壁上，因而所述第一材料层211可保护所述PMOS伪栅111被腐蚀，以及所述第一侧墙214的过度损伤。
之后，参考图11所示，在所述半导体衬底100上的PMOS区域110和NMOS区域120上，形成覆盖所述PMOS伪栅111和NMOS伪栅121的第三硬掩模层400。
本实施例中，所述第三硬掩模层400的材料与所述第二材料层212和222，以及所述第二硬掩模层300的材料相同。本实施例中，所述第三硬掩模层400的材料为氮化硅。
参考图12所示，之后，依次刻蚀所述NMOS区域120的第三硬掩模层400、氧化层225和半导体衬底100，在所述NMOS伪栅121的周边的所述半导体衬底100内形成第二凹槽226，并在所述第二凹槽226内形成第二应力层。而所述PMOS区域110仍然覆盖有所述第三硬掩模层400。
本实施例中，形成所述第二凹槽226的具体过程可包括，先在所述半导体衬底100的PMOS区域110上覆盖的光刻胶层；之后，刻蚀所述NMOS区域120上的所述第三硬掩模层400，直至露出所述氧化层225，之后，继续刻蚀所述氧化层225，露出所述半导体衬底100，再刻蚀所述半导体衬底100，在所述半导体衬底100的NMOS区域120内，形成所述第二凹槽226。
在形成所述第二凹槽226后，所述PMOS区域110完整地覆盖有所述第三硬掩模层400，因而在形成所述第二应力层过程中，覆盖于所述PMOS区域110的第三硬掩模层400可有效避免所述第二应力层生长在所述PMOS区域110内。而在所述NMOS区域120，仅在所述NMOS伪栅121的侧壁附着有残留的第三硬掩模层。位于所述NMOS伪栅121上方的第二材料层222已裸露。
本实施例中，所述第二凹槽226为“U”型，刻蚀所述半导体衬底100的工艺可先采用干法刻蚀工艺，在所述半导体衬底100内形成竖直向的凹槽，之后再以湿法刻蚀工艺继续刻蚀所述凹槽，从而形成“U”型的第二凹槽226。上述刻蚀工艺均为本领域的成熟工艺，在此不再赘述。
所述第二应力层的材料为碳化硅材料（SiC），在所述第二凹槽226内形成所述第二应力层的工艺为外延工艺。所述第二应力层的形成工艺为本领域的成熟技术，在此不再赘述。
参考图13所示，在所述第二应力层形成后，采用湿法刻蚀工艺去除所述半导体衬底100上覆盖于所述PMOS区域110，以及NMOS区域120的NMOS伪栅侧壁的残留的第三硬掩模层。
本实施例中，所述第三硬掩模层400的去除工艺与第二硬掩模层300的湿法刻蚀工艺相同，在此不再赘述。且在所述第三硬掩模层400去除过程中，所述NMOS伪栅121上的第二材料层222同时被去除，露出所述NMOS伪栅121上的第一材料层221。
本实施例中，所述第三硬掩模层400的厚度（主要是附着于所述NMOS伪栅121侧壁的第三硬掩模层400的厚度）还用于调整形成于所述NMOS伪栅121周边的第二凹槽226的范围，因而在去除所述NMOS区域120上的第二硬掩模层300后，再于PMOS伪栅111和NMOS伪栅121上形成第三硬掩模层400，从而避免覆盖于所述NMOS伪栅121上的掩模层过厚（第二和第三硬掩模层厚度之和）而影响形成的第二凹槽226的结构。
参考图14所示，在形成所述第二应力层后，在所述PMOS伪栅111周侧形成第二侧墙217，在NMOS伪栅121的周侧形成第二侧墙227。
之后，以所述第二侧墙217和227为掩模，分别向所述PMOS伪栅111和NMOS伪栅121周侧的半导体衬底100内注入离子，从而分别形成PMOS栅极的源极和漏极，以及NMOS栅极的源极和漏极。
具体地，参考图15所示，在向PMOS区域注入离子以形成PMOS栅极的源极和漏极时，在所述NMOS区域上方覆盖光刻胶层228，之后以所述第二侧墙217为掩模，在所述PMOS伪栅111的两侧注入离子，如B离子，以形成PMOS源极和漏极（图中未显示）。去除所述光刻胶228后，在所述PMOS区域110上覆盖一层光刻胶层（图中未显示），之后以NMOS伪栅121的侧墙227为掩模，向所述NMOS伪栅121的两侧的半导体衬底100内注入离子，如P离子，形成NMOS源极和漏极。
参考图16所示，在完成PMOS和NMOS源/漏极形成工艺后，去除半导体衬底100上的光刻胶层，之后采用干法刻蚀工艺去除第二侧墙217和227，以及所述PMOS伪栅上的第一材料层211和NMOS伪栅上的第一材料层221。
本实施例中，所述第二侧墙和第一材料层的干法刻蚀工艺，所采用的法刻蚀剂可采用如含有SiF4、NF3、CHF3或C2F6的气体。本实施例中，所述第一材料层的材料为掺碳的氮化硅，所述第二侧墙的材料为氮化硅，两者的干法刻蚀工艺为本领域的成熟工艺，在此不再赘述。
本实施例中，在所述PMOS和NMOS源/漏极形成工艺中，所述PMOS伪栅111上始终覆盖所述第一材料层211，所述NMOS伪栅121上始终覆盖第一材料层221。因而在去除光刻胶层时，所述PMOS伪栅111和NMOS伪栅121得到很好保护，不会收到损伤，从而导致述PMOS伪栅111和NMOS伪栅121受损；而在离子注入工艺时，离子也不会进入所述PMOS伪栅111和NMOS伪栅121内。在后续刻蚀去除所述PMOS伪栅111和NMOS伪栅121，有效避免基于所述PMOS伪栅111和NMOS伪栅121内注入了不同N/P型离子，而导致刻蚀速率差异，从而降低去除所述PMOS伪栅111和NMOS伪栅121时，造成的PMOS区域110上和NMOS区域120上的半导体结构基于过刻蚀或是刻蚀不足而造成的结构差异。
本实施例中，所述第一材料层中碳的原子百分比为1～8％。上述比例的碳含量可在保证所述第一材料层与第二材料层（即第一材料层与第二硬掩模层和第三硬掩模层）足够大的刻蚀比的同时，避免后续第一材料层难以刻蚀去除。
所述第一材料层的厚度为在去除所述第二材料层（或是第二硬掩模层，以及第三硬掩模层）时，所述第一材料层不可避免受到部分腐蚀，上述厚度的第一材料层，可确保所述第一材料层被去除之前，对于PMOS伪栅以及NMOS伪栅保护作用，同时还可降低后续去除第一材料层的工艺的难度。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (11)
1.一种半导体器件的形成方法，其特征在于：包括：
提供半导体衬底；
在所述半导体衬底上形成伪栅材料层；
在所述伪栅材料层上形成第一硬掩模层；
刻蚀所述第一硬掩模层，在所述第一硬掩模层内形成硬掩模图案；
以所述硬掩模图案为掩模刻蚀所述伪栅材料层，形成伪栅结构，在所述伪栅结构上保留所述第一硬掩模层；
在所述半导体衬底上形成第二硬掩模层，所述第二硬掩模层覆盖所述伪栅结构；其中，所述第二硬掩模层的材料为氮化硅；
刻蚀所述第二硬掩模层，在所述伪栅结构周边的半导体衬底内形成凹槽，并在所述凹槽内形成应力层；
去除所述半导体衬底上剩余的第二硬掩模层；
所述第一硬掩模层包括双层结构；所述双层结构包括位于所述伪栅材料层上的掺碳的氮化硅层，和位于所述掺碳的氮化硅层上的氮化硅层。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，去除所述半导体衬底上剩余的第二硬掩模层的方法为湿法刻蚀工艺；
在所述湿法刻蚀工艺中，所述第二硬掩模层和第一硬掩模层的刻蚀选择比大于或等于3:1。
3.如权利要求2所述的半导体器件的形成方法，其特征在于，所述第一硬掩模层为单层或多层结构，且至少包括一层掺碳的氮化硅层。
4.如权利要求3所述的半导体器件的形成方法，其特征在于，所述掺碳的氮化硅层的形成工艺为原子层沉积法。
5.如权利要求3所述的半导体器件的形成方法，其特征在于，所述湿法刻蚀工艺参数包括：采用体积浓度为50～90％磷酸溶液为刻蚀剂，刻蚀温度为120～180℃。
6.如权利要求3所述的半导体器件的形成方法，其特征在于，所述掺碳的氮化硅层的厚度为150～250A。
7.如权利要求3所述的半导体器件的形成方法，其特征在于，所述掺碳的氮化硅层中碳的原子百分比为1～8％。
8.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述伪栅结构后，在所述伪栅结构的侧壁上，以及第一硬掩模层的侧壁上形成第一侧墙。
9.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述第二硬掩模层前，在所述半导体衬底上形成氧化物层，所述氧化物层覆盖所述伪栅结构。
10.如权利要求1所述的半导体器件的形成方法，其特征在于，刻蚀所述第一硬掩模层的工艺为干法刻蚀工艺；采用的干法刻蚀剂包括含有SiF4、NF3、CHF3或C2F6的气体。
11.如权利要求1所述的半导体器件的形成方法，其特征在于，在形成所述应力层后，在所述伪栅结构的侧壁上形成第二侧墙，并以所述第二侧墙为掩模向所述半导体衬底内注入离子，形成伪栅结构的源漏极。
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