CN103137564A - 一种实现BiCMOS器件中扩展基区结构的方法 - Google Patents

一种实现BiCMOS器件中扩展基区结构的方法 Download PDF

Info

Publication number
CN103137564A
CN103137564A CN201110374962XA CN201110374962A CN103137564A CN 103137564 A CN103137564 A CN 103137564A CN 201110374962X A CN201110374962X A CN 201110374962XA CN 201110374962 A CN201110374962 A CN 201110374962A CN 103137564 A CN103137564 A CN 103137564A
Authority
CN
China
Prior art keywords
etching
polysilicon
silicon nitride
silica
etch
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201110374962XA
Other languages
English (en)
Other versions
CN103137564B (zh
Inventor
袁苑
刘鹏
孙娟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Hua Hong NEC Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Hua Hong NEC Electronics Co Ltd filed Critical Shanghai Hua Hong NEC Electronics Co Ltd
Priority to CN201110374962.XA priority Critical patent/CN103137564B/zh
Publication of CN103137564A publication Critical patent/CN103137564A/zh
Application granted granted Critical
Publication of CN103137564B publication Critical patent/CN103137564B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Drying Of Semiconductors (AREA)

Abstract

本发明公开了一种实现BiCMOS器件中扩展基区结构的方法,包括如下步骤:1,使用有机抗反射层填平器件台阶区域,使用光刻胶曝光形成扩展基区图形;2,使用有机抗反射层对氮化硅的高选择比且各向异性刻蚀有机抗反射层,刻蚀停止在下层氮化硅上;3,使用高选择比且各向异性刻蚀氮化硅和氧化硅硬质掩膜,保证栅极侧壁氮化硅完全去除,刻蚀停止在下层多晶硅上;4,使用湿法去除侧壁残留的氧化硅和多晶硅上的自然氧化膜;5,刻蚀多晶硅形成最终的扩展基区结构。该方法在保证介质膜完全刻蚀干净的同时,扩展基区的光刻胶形貌不会有大的变化,以确保后续的基区多晶硅刻蚀形貌稳定,同时达到负线宽损失量效果,增大了工艺窗口以及量产稳定性。

Description

一种实现BiCMOS器件中扩展基区结构的方法
技术领域
本发明属于半导体集成电路制造领域,具体涉及一种BiCMOS(双极性晶体管-互补型金属氧化场效应管)器件的制造方法,尤其涉及一种实现BiCMOS器件中扩展基区结构的方法。
背景技术
本发明中所要实现的是一种自对准CMOS技术,可以利用目前8英寸硅片生产线上的130纳米技术,生产出性能和尺寸相当于90纳米技术的独特的CMOS器件中的特殊结构。
在本发明所要实现的经济且超高频的SiGE BiCMOS(锗硅-双极性晶体管-互补型金属氧化场效应管)器件中,由于存在为了实现抬高的源漏区以及由多晶硅/介质层/多晶硅的复合栅极结构而产生的台阶,以及满足特殊的扩展基区多晶硅的结构的要求,如果采用传统的刻蚀工艺方法,在多晶硅刻蚀机台中一步刻蚀氮化硅硬质掩膜和基区多晶硅,必须要用各向同性的方法保证侧壁至少
Figure BDA0000110957260000011
的氮化硅和氧化硅刻蚀干净,但是会导致扩展基区的光刻胶呈蘑菇云形貌,有机抗反射层线宽尺寸大大缩小以及基区多晶硅形貌不直的严重工艺问题(见图1);如果不用各向同性的方法,则会产生由于介质膜残留导致的多晶硅围墙,无法满足器件需求(见图7)。此外为了提高器件集成度,基区和引线(runner poly)需要共用一张光刻版,由于引线的尺寸要求很小,光刻机台能力很难实现,需要通过扩展基区多晶硅刻蚀负的线宽损失量来达到。这些要求都无法在多晶硅刻蚀机台上一步实现。
发明内容
本发明要解决的技术问题是提供一种实现BiCMOS器件中扩展基区结构的方法,在保证介质膜完全刻蚀干净的同时,扩展基区的光刻胶形貌不会有大的变化,以确保后续的基区多晶硅刻蚀形貌稳定,同时达到负的线宽损失量的效果,极大增大了工艺窗口以及量产稳定性。
为解决上述技术问题,本发明提供一种实现BiCMOS(锗硅-双极性晶体管-互补型金属氧化场效应管)器件中扩展基区结构的方法。此扩展基区结构是由栅极侧墙氧化膜(500-1000埃),基区多晶硅(800-1500埃),氧化硅和氮化硅硬质掩膜(200-1000埃),有机抗反射层组成(600-4000埃)组成,同时在扩展基区的附近会有栅极多晶硅结构存在。基区多晶硅是在栅极多晶硅结构形成后生长,会产生由于栅极多晶硅高度引发的台阶,此台阶造成栅极多晶硅的介质膜侧墙很难刻蚀干净,从而需要采用本发明的方法,本发明方法包括如下步骤:
步骤1,使用有机抗反射层填平器件台阶区域,使用光刻胶曝光形成扩展基区图形;
步骤2,使用有机抗反射层对氮化硅的高选择比并且各向异性刻蚀条件刻蚀有机抗反射层,刻蚀停止在下层氮化硅上;
步骤3,使用高选择比并且各向异性刻蚀条件刻蚀氮化硅和氧化硅硬质掩膜,保证栅极侧壁氮化硅完全去除,刻蚀停止在下层多晶硅上;
步骤4,使用湿法工艺去除侧壁残留的氧化硅和多晶硅上的自然氧化膜;
步骤5,刻蚀多晶硅,形成最终的扩展基区结构。
所述的扩展基区结构由下往上依次为覆盖在栅极图形上的氧化膜,基区多晶硅,氧化硅介质膜,氮化硅介质膜;该扩展基区结构距离栅极图形在50nm-400nm之间。所述覆盖在栅极图形上的氧化膜的厚度在500-1000埃。所述基区多晶硅的厚度在800-1500埃。所述氧化硅介质膜的厚度在100-500埃。所述氮化硅介质膜的厚度在100-500埃。
在步骤1中,所述有机抗反射层是单层膜,或者是两层以上不同膜组合,该有机抗反射层的厚度在600-4000埃。
在步骤2中,所述有机抗反射层对氮化硅的高选择比为20-30,所述氮化硅的损失量小于50埃。在刻蚀有机抗反射层时,允许下层氮化硅有一定的刻蚀损失量,所述氮化硅的刻蚀损失量小于50埃。
在步骤3中,刻蚀条件可以分为两步刻蚀,第一步先刻蚀氮化硅,保证氮化硅对氧化硅的选择比为3-4,刻蚀停在氧化硅上;所述第一步刻蚀条件包含气体CH2F2,CHF3,O2,Ar,其中,CH2F2的流量为20-60sccm,CHF3的流量为10-20sccm,O2的流量为10-30sccm,Ar的流量为100-300sccm;第二步刻蚀氧化硅,保证氧化硅对多晶硅的选择比为5-10;所述第二步刻蚀条件气体包含CH3F,O2,Ar,其中,CH3F的流量为10-40sccm,O2的流量为10-40sccm,Ar的流量为50-200sccm。可以通过调整两步刻蚀量的比例形成不同的光刻胶形貌和不同的线宽损失量。可以通过调整刻蚀腔的压力至40毫托,机台功率800瓦,磁场强度为10高斯,以及调整反应刻蚀气体流量的比例来调整反应聚合物的轻重。刻蚀量为栅极侧壁高度加上多晶硅过刻蚀量,所述多晶硅过刻蚀的损失量小于400埃。
在步骤5中,刻蚀条件可以分为两步刻蚀,第一步使用无选择比刻蚀条件刻蚀部分多晶硅,第二步采用多晶硅对氧化硅高选择比条件,刻蚀停止在下层氧化膜上。所述第一步使用无选择比刻蚀条件刻蚀掉多晶硅厚度的一半以确保去除所有栅极侧壁介质膜,同时有足够的剩余多晶硅使第二步多晶硅刻蚀探测刻蚀终点;第二步采用多晶硅对氧化硅高选择比为30。在步骤5完成后,扩展基区结构形成,其刻蚀线宽损失量为-20~-40纳米。
和现有技术相比,本发明具有以下有益效果:本发明采用介质膜硬质掩膜与基区多晶硅分开刻蚀的方法,将氮化硅和氧化硅的硬质掩膜在介质膜刻蚀机台上实现,利用各向异性的刻蚀特性和对基区多晶硅的高选择比,通过调整刻蚀反应聚合物(polymer)的轻重,在保证介质膜完全刻干净的同时,扩展基区的光刻胶形貌不会有大的变化,以确保后续的基区多晶硅刻蚀形貌稳定,同时达到负的线宽损失量的效果(见图2和图6),解决了传统工艺产生的扩展基区处蘑菇云状光刻胶或基区多晶硅围墙(见图1和图7),对器件特性有显著提高,极大增大了工艺窗口以及量产稳定性。
附图说明
图1是采用传统工艺刻蚀(在多晶硅刻蚀机台中一步刻蚀氮化硅硬质掩膜和基区多晶硅)的效果示意图。
图2是采用本发明方法分开刻蚀的效果示意图。
图3-图6是本发明方法的工艺流程剖面图;其中,图3是本发明方法的步骤1完成后的示意图(即基区多晶硅硬质掩膜刻蚀前的结构示意图);图4是本发明方法的步骤2有机抗反射层刻蚀后的示意图;图5是本发明方法的步骤3氮化硅和氧化硅硬质掩膜刻蚀后的示意图;图6是本发明方法的步骤5基区多晶硅刻蚀后的示意图。
图7是采用传统工艺刻蚀后的结构示意图。
图中附图标记说明如下:
A是栅极多晶硅结构,B是扩展基区结构,1是光刻胶,2是有机抗反射层,3是氮化硅,4是氧化硅,5是多晶硅,6是氧化膜。
具体实施方式
下面结合附图和实施例对本发明作进一步详细的说明。
实施例1
本实施例将此扩展基区结构定义为是由1000埃的栅极侧墙氧化膜,1000埃的基区多晶硅,200埃的氧化硅和500埃的氮化硅以及760埃的有机抗反射层组成,另一结构特殊点是在扩展基区的附近会有栅极多晶硅结构存在。栅极多晶硅结构是由多晶硅和氮化硅组成栅极,600埃的氧化硅形成侧墙。而基区多晶硅是在栅极多晶硅结构形成后生长,由于栅极多晶硅高度引发的台阶,造成栅极多晶硅的介质膜侧墙很难刻蚀干净,从而需要采用本发明分开刻蚀的方法。本实施例采用如下具体步骤:
1、如图3所示,采用本领域常规方法形成基区多晶硅硬质掩膜刻蚀前的结构:包括在硅基板上依次形成栅极、栅极侧墙氧化膜6、多晶硅5、氧化硅4、氮化硅3,使用有机抗反射层2填平器件台阶区域,然后使用光刻胶1曝光形成扩展基区图形。有机抗反射层2可以是单层膜,也可以是两层以上不同膜组合,有机抗反射层2的厚度为600-4000埃。
2、如图4所示,有机抗反射层2的刻蚀在多晶硅机台上完成,且采用各向异性刻蚀条件刻蚀有机抗反射层2,刻蚀完成后停止在下层氮化硅3上,允许下面氮化硅3有一定的刻蚀损失量,氮化硅3损失量小于50埃。因为在多晶硅刻蚀机台上可以实现有机抗反射层对氮化硅硬质掩膜的高选择比(20-30),从而会解决由于栅极台阶引起的有机抗反射层在栅极和扩展基区厚度差别引起的刻蚀负载效应。
3、如图5所示,在介质膜刻蚀机台上刻蚀氮化硅3和氧化硅4硬质掩膜,使用选择比尽量高且各向异性刻蚀条件,刻蚀量为栅极侧壁高度加上过刻蚀量,保证把栅极侧壁上面的氮化硅3全部去掉,刻蚀停止在下层多晶硅5上。由于选择比不能调整到很高,可以允许下面多晶硅5有一定的刻蚀损失量,在扩展基区处刻蚀完成后停止在下层基区多晶硅5上,多晶硅损失量小于400埃。该步骤刻蚀条件可以分为两步刻蚀,第一步先刻蚀氮化硅,保证氮化硅对氧化硅的选择比为3-4左右,刻蚀停在氧化硅上,该步刻蚀条件包含气体CH2F2,CHF3,O2,Ar等,CH2F2的流量为20-60sccm,CHF3的流量为10-20sccm,O2的流量为10-30sccm,Ar的流量为100-300sccm;第二步刻蚀氧化硅,保证氧化硅对多晶硅的选择比为5-10左右,保证多晶硅损失量小于400埃,该步刻蚀条件气体包含CH3F,O2,Ar等,CH3F的流量为10-40sccm,O2的流量为10-40sccm,Ar的流量为50-200sccm,可以通过调整两步刻蚀量的比例形成不同的光刻胶形貌和不同的线宽损失量,调整两步刻蚀量的比例是指调整第一步刻蚀与第二步刻蚀的时间比例,因为这两步产生的刻蚀副产物的轻重不同,如果最终的刻蚀线宽损失量需要比较大,则第一步和第二步时间比例减小,如果最终的刻蚀线宽损失量需要比较小,则第一步和第二步时间比例要大。可以通过调整刻蚀腔的压力至40毫托,机台功率800瓦,磁场强度为10高斯,以及调整反应刻蚀气体(如CH3F,O2,Ar等)流量的比例来调整反应聚合物(polymer)的轻重,例如,CH3F流量比O2流量的比例越大,反应聚合物越重,反之则越轻。在确保介质膜完全刻干净的同时,尽量维持扩展基区的光刻胶形貌,以确保后续的基区多晶硅刻蚀形貌稳定,同时还可以实现负的线宽损失量的效果,极大增大了工艺窗口以及量产稳定性。由于这步刻蚀是氮化硅对氧化硅的选择比为3-4,同时氧化硅对多晶硅的选择比为5-10左右,此步骤完成后,在栅极多晶硅处,侧壁氮化硅完全刻蚀干净,但在栅极侧壁底部可能还剩余大约50埃左右的氧化硅,这不影响最终整个结构的形成。同时通过调整此步刻蚀的反应聚合物的轻重,在保证刻蚀充分的前提下,调整基区形貌实现负的线宽损失量。
4、使用湿法工艺刻蚀掉栅极侧壁底部剩余的氧化膜或者多晶硅表面的自然氧化膜。步骤3中可能残留的大约50埃左右的氧化硅可以在该步骤中被完全去除干净。
5、如图6所示,在多晶硅机台上刻蚀多晶硅形成最终的扩展基区结构,刻蚀条件可以分为两步刻蚀:第一步使用非选择性刻蚀刻蚀掉多晶硅5厚度的一半左右厚度以确保去除所有栅极侧壁介质膜,同时有足够的剩余多晶硅可以使第二步多晶硅刻蚀探测刻蚀终点;第二步采用多晶硅对氧化硅高选择比条件,刻蚀停止在下层氧化膜6上,由于在多晶硅刻蚀机台中可以实现多晶硅对氧化硅的高选择比(30),在扩展基区和栅极结构处,刻蚀完成后都停止在下层的栅极侧墙氧化膜6上。刻蚀完成后,扩展基区的结构形成,形貌良好,无刻蚀残留,刻蚀线宽损失量为-20~-40纳米(本实施例为负30纳米左右)。这种扩展基区结构由下往上依次为覆盖在栅极图形上的500-1000埃的氧化膜6(本实施例为1000埃),800-1500埃的基区多晶硅5(本实施例为1000埃),100-500埃的氧化硅4(本实施例为200埃),100-500埃的氮化硅3(本实施例为500埃),扩展基区结构距离栅极图形在50nm到400nm之间。

Claims (13)

1.一种实现BiCMOS器件中扩展基区结构的方法,其特征在于:包括如下步骤:
步骤1,使用有机抗反射层填平器件台阶区域,使用光刻胶曝光形成扩展基区图形;
步骤2,使用有机抗反射层对氮化硅的高选择比并且各向异性刻蚀条件刻蚀有机抗反射层,刻蚀停止在下层氮化硅上;
步骤3,使用高选择比并且各向异性刻蚀条件刻蚀氮化硅和氧化硅硬质掩膜,保证栅极侧壁氮化硅完全去除,刻蚀停止在下层多晶硅上;
步骤4,使用湿法工艺去除侧壁残留的氧化硅和多晶硅上的自然氧化膜;
步骤5,刻蚀多晶硅,形成最终的扩展基区结构。
2.如权利要求1所述的方法,其特征在于,所述的扩展基区结构由下往上依次为覆盖在栅极图形上的氧化膜,基区多晶硅,氧化硅介质膜,氮化硅介质膜;该扩展基区结构距离栅极图形在50nm到400nm之间。
3.如权利要求1所述的方法,其特征在于,在步骤1中,所述有机抗反射层是单层膜,或者是两层以上不同膜组合,该有机抗反射层的厚度在600-4000埃。
4.如权利要求1所述的方法,其特征在于,在步骤2中,所述有机抗反射层对氮化硅的高选择比为20-30。
5.如权利要求1或4所述的方法,其特征在于,在步骤2中,在刻蚀有机抗反射层时,允许下层氮化硅有一定的刻蚀损失量,所述氮化硅的刻蚀损失量小于50埃。
6.如权利要求1所述的方法,其特征在于,在步骤3中,所述刻蚀分为两步刻蚀,第一步先刻蚀氮化硅,保证氮化硅对氧化硅的选择比为3-4,刻蚀停在氧化硅上;第二步刻蚀氧化硅,保证氧化硅对多晶硅的选择比为5-10;通过调整两步刻蚀量的比例形成不同的光刻胶形貌和不同的线宽损失量。
7.如权利要求6所述的方法,其特征在于,在步骤3中,所述第一步刻蚀条件包含气体CH2F2,CHF3,O2,Ar,其中,CH2F2的流量为20-60sccm,CHF3的流量为10-20sccm,O2的流量为10-30sccm,Ar的流量为100-300sccm;所述第二步刻蚀条件气体包含CH3F,O2,Ar,其中,CH3F的流量为10-40sccm,O2的流量为10-40sccm,Ar的流量为50-200sccm。
8.如权利要求1或6或7所述的方法,其特征在于,在步骤3中,刻蚀量为栅极侧壁高度加上多晶硅过刻蚀量,所述多晶硅过刻蚀的损失量小于400埃。
9.如权利要求1或6或7所述的方法,其特征在于,在步骤3中,通过调整刻蚀腔的压力至40毫托,机台功率800瓦,磁场强度为10高斯,以及调整反应刻蚀气体流量的比例来调整反应聚合物的轻重。
10.如权利要求1所述的方法,其特征在于,在步骤5中,刻蚀条件可以分为两步刻蚀,第一步使用无选择比刻蚀条件刻蚀部分多晶硅,第二步采用多晶硅对氧化硅高选择比条件,刻蚀停止在下层氧化膜上。
11.如权利要求10所述的方法,其特征在于,在步骤5中,所述第一步使用无选择比刻蚀条件刻蚀掉多晶硅厚度的一半以确保去除所有栅极侧壁介质膜,同时有足够的剩余多晶硅使第二步多晶硅刻蚀探测刻蚀终点;第二步采用多晶硅对氧化硅高选择比为30。
12.如权利要求1所述的方法,其特征在于,在步骤5完成后,扩展基区结构形成,其刻蚀线宽损失量为-20~-40纳米。
13.如权利要求2所述的方法,其特征在于,所述覆盖在栅极图形上的氧化膜的厚度在500-1000埃;所述基区多晶硅的厚度在800-1500埃;所述氧化硅介质膜的厚度在100-500埃;所述氮化硅介质膜的厚度在100-500埃。
CN201110374962.XA 2011-11-22 2011-11-22 一种实现BiCMOS器件中扩展基区结构的方法 Active CN103137564B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201110374962.XA CN103137564B (zh) 2011-11-22 2011-11-22 一种实现BiCMOS器件中扩展基区结构的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201110374962.XA CN103137564B (zh) 2011-11-22 2011-11-22 一种实现BiCMOS器件中扩展基区结构的方法

Publications (2)

Publication Number Publication Date
CN103137564A true CN103137564A (zh) 2013-06-05
CN103137564B CN103137564B (zh) 2015-02-04

Family

ID=48497193

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110374962.XA Active CN103137564B (zh) 2011-11-22 2011-11-22 一种实现BiCMOS器件中扩展基区结构的方法

Country Status (1)

Country Link
CN (1) CN103137564B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103646860A (zh) * 2013-11-26 2014-03-19 上海华力微电子有限公司 多晶硅栅极刻蚀工艺
CN106571291A (zh) * 2015-10-09 2017-04-19 北京北方微电子基地设备工艺研究中心有限责任公司 一种图形转移方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5970333A (en) * 1996-12-27 1999-10-19 Sgs-Thomson Microelectronics S.A. Dielectric isolation bipolar transistor
CN1921087A (zh) * 2005-08-25 2007-02-28 中芯国际集成电路制造(上海)有限公司 多层膜作为硬掩模和抗反射层的应变源漏cmos的制作方法
CN101140870A (zh) * 2006-09-04 2008-03-12 中芯国际集成电路制造(上海)有限公司 金属氧化物半导体器件栅极结构的形成方法
CN101202230A (zh) * 2006-12-13 2008-06-18 上海华虹Nec电子有限公司 双极集成电路器件中三层硬质掩膜的刻蚀方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5970333A (en) * 1996-12-27 1999-10-19 Sgs-Thomson Microelectronics S.A. Dielectric isolation bipolar transistor
CN1921087A (zh) * 2005-08-25 2007-02-28 中芯国际集成电路制造(上海)有限公司 多层膜作为硬掩模和抗反射层的应变源漏cmos的制作方法
CN101140870A (zh) * 2006-09-04 2008-03-12 中芯国际集成电路制造(上海)有限公司 金属氧化物半导体器件栅极结构的形成方法
CN101202230A (zh) * 2006-12-13 2008-06-18 上海华虹Nec电子有限公司 双极集成电路器件中三层硬质掩膜的刻蚀方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103646860A (zh) * 2013-11-26 2014-03-19 上海华力微电子有限公司 多晶硅栅极刻蚀工艺
CN106571291A (zh) * 2015-10-09 2017-04-19 北京北方微电子基地设备工艺研究中心有限责任公司 一种图形转移方法
CN106571291B (zh) * 2015-10-09 2019-10-29 北京北方华创微电子装备有限公司 一种图形转移方法

Also Published As

Publication number Publication date
CN103137564B (zh) 2015-02-04

Similar Documents

Publication Publication Date Title
US8513067B2 (en) Fabrication method for surrounding gate silicon nanowire transistor with air as spacers
CN104900495B (zh) 自对准双重图形化方法及鳍式场效应晶体管的制作方法
US9449821B2 (en) Composite hard mask etching profile for preventing pattern collapse in high-aspect-ratio trenches
KR20160100924A (ko) 다수의 핀 피치 구조에 걸쳐 곧고, 높고, 균일한 핀을 위한 진보된 에칭 기법
CN102543836B (zh) 通孔的刻蚀方法
CN104282542B (zh) 解决超级结产品保护环场氧侧壁多晶硅残留的方法
CN103137564B (zh) 一种实现BiCMOS器件中扩展基区结构的方法
CN108565287A (zh) 一种半导体结构及其制造方法
CN103000524A (zh) 鳍型场效应晶体管及其制造方法
CN104078329A (zh) 自对准多重图形的形成方法
CN102315129B (zh) 一种垂直硅纳米线场效应晶体管的制备方法
CN104392917B (zh) 一种全包围栅结构的形成方法
CN104347375A (zh) 使用氧化膜做阻挡层对栅极多晶硅进行刻蚀的方法
CN107799462A (zh) 半导体结构的形成方法
CN102916043B (zh) Mos-hemt器件及其制作方法
CN103531476B (zh) 半导体器件制造方法
CN103594342B (zh) 形成鳍部的方法和形成鳍式场效应晶体管的方法
CN1851873A (zh) 一种能够避免微沟槽现象的硅栅刻蚀工艺
CN104637799B (zh) 全自对准高密度沟槽栅场效应半导体器件制造方法
CN102130161A (zh) 功率场效应管及其制造方法
US8778796B2 (en) Multilayer line trimming
CN104241128B (zh) 一种垂直SiGe FinFET的制备方法
CN103400795A (zh) 浅沟槽隔离工艺
CN104538360A (zh) 一种闪存的存储单元栅极制备方法
CN103531459B (zh) 半导体器件制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HUAHONG NEC ELECTRONICS CO LTD, SHANGHAI

Effective date: 20140107

C41 Transfer of patent application or patent right or utility model
COR Change of bibliographic data

Free format text: CORRECT: ADDRESS; FROM: 201206 PUDONG NEW AREA, SHANGHAI TO: 201203 PUDONG NEW AREA, SHANGHAI

TA01 Transfer of patent application right

Effective date of registration: 20140107

Address after: 201203 Shanghai city Zuchongzhi road Pudong New Area Zhangjiang hi tech Park No. 1399

Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201206, Shanghai, Pudong New Area, Sichuan Road, No. 1188 Bridge

Applicant before: Shanghai Huahong NEC Electronics Co., Ltd.

C14 Grant of patent or utility model
GR01 Patent grant