CN103109356A - 硅蚀刻液以及使用该硅蚀刻液的晶体管的制造方法 - Google Patents

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Abstract

本发明提供一种硅蚀刻液和使用该硅蚀刻液的晶体管的制造方法,所述硅蚀刻液含有:0.1~40重量%的选自氨、二胺和通式(1)所示的多胺中的至少1种碱化合物;0.01~40重量%的选自规定的多元醇和不具有还原性的糖类中的至少1种多元醇;以及40~99.89重量%的水,所述蚀刻液在采用去除由硅形成的虚设栅极并替换成含有铪、锆、钛、钽或钨的金属栅极的方法来制造具有至少由高介电材料膜和该金属栅极构成的层叠体的晶体管的方法中在该由硅形成的虚设栅极的蚀刻中使用。

Description

硅蚀刻液以及使用该硅蚀刻液的晶体管的制造方法
技术领域
本发明涉及一种在晶体管的制造方法中在由硅形成的虚设栅极的蚀刻中使用的、选择性地蚀刻该由硅形成的虚设栅极的蚀刻液以及使用该硅蚀刻液的晶体管的制造方法,该晶体管的制造方法的特征在于,使用具有至少高介电材料膜和由硅形成的虚设栅极层叠而成的虚设栅极层叠体的结构体,将该虚设栅极替换成含有铪、锆、钛、钽或钨的金属的金属栅极。
背景技术
目前为止半导体的性能、成本、功耗随着缩小晶体管的栅极长度、栅极厚度的所谓微细化而逐渐提升。然而,如果欲实现当今所需求的微细化而使用氧化硅的以往的栅极绝缘膜时,栅极厚度会变得过薄而使隧道效应电流引发的漏电流增大,进而使功耗增加。此外近年来在使用半导体元件的机器中,手机、笔记本电脑、便携式音乐播放器等随身携带使用的机器逐渐增多。此时,由于多数情况下由可充电电池供给电能,所以旨在长时间使用则需要半导体元件低功耗。因此,出于减少待机中的漏电流的目的,作为构成晶体管的绝缘材料和栅电极的组合,设计了使用高介电材料和金属栅极代替以往所用的氧化硅和多晶硅的技术(非专利文献1)。
关于该高介电材料和金属栅极的制造方法提出了各种各样的方法,作为方法之一,有被称为栅极腐蚀(gate rust)的方法(非专利文献1),在组合高介电材料和多晶硅制作晶体管形状之后,去除多晶硅并替换成金属栅极。图1表示使用了高介电材料的半导体元件中多晶硅去除前的晶体管的一部分的剖面示意图。对于湿式蚀刻多晶硅的情况,近年来为了抑制颗粒大多使用1片片地洗涤硅片的单片洗涤装置。因此,多晶硅每单位时间的蚀刻量(以后称为蚀刻速率)小且蚀刻所需时间增加,使得每台装置的制造量减少。因而,需要下述技术:在该去除多晶硅的工序中不腐蚀高介电材料、金属、侧壁和层间绝缘膜地在短时间内蚀刻多晶硅。
作为蚀刻多晶硅的方法,已知有干式蚀刻(专利文献1)。然而,干式蚀刻不仅蚀刻多晶硅而且会蚀刻侧壁、层间绝缘膜。因此需要在侧壁和层间绝缘膜之上设置光致抗蚀层等保护膜。设置保护膜使制造工序变复杂,招致产量降低、制造成本增加。此外,由于用于去除光致抗蚀剂而进行的灰化处理使层间绝缘膜变质,因而顾虑使晶体管的性能降低。另外,出于防止微小硅残留的目的,通常进行时间长于由蚀刻速率计算的蚀刻处理所需时间的蚀刻(过度蚀刻)。干式蚀刻为过度蚀刻时,由于硅蚀刻后露出的高介电材料被腐蚀、使该高介电材料变质等,因而存在晶体管的性能降低的情况。
作为湿式蚀刻法中蚀刻硅的洗涤液,已知有各种碱性洗涤液(非专利文献2)。然而,由于这些洗涤液的硅的蚀刻速率小,因而蚀刻所需时间长,每台装置的制造量减少。
作为获得高的硅的蚀刻速度的技术,提出了含有无机碱化合物和羟胺类的蚀刻组合物(专利文献2)。然而,由于无机碱所含的碱金属离子使晶体管的性能大大劣化,因而无法使用。
作为获得高的硅的蚀刻速度的技术,提出了含有有机碱化合物以及由选自羟胺类、次磷酸盐类、还原糖类、抗坏血酸、乙醛酸、邻苯二酚和它们的衍生物中的至少1种组成的还原性化合物的蚀刻组合物(参照专利文献3及比较例3)。
另外,作为抑制铝的蚀刻、削弱粘接薄膜的粘接力的剥离液,提出了在碱性液中含有糖醇作为防腐剂的剥离液(专利文献4)。然而,专利文献4在不妨害削弱粘接薄膜的粘接力的能力这一观点下提出防止铝的蚀刻的碱性剥离液,而关于该碱性剥离液的多晶硅的蚀刻能力则并未言及。因此,专利文献4是与将获得多晶硅的高蚀刻速率为目的的本发明不同的技术。此外,专利文献4中,关于能够使用的剥离液只要是呈碱性的溶液即可,并不作特别地限定。然而,能够在多晶硅的蚀刻中使用的呈碱性的化合物是受到限定的。即,基于专利文献4类推适合于本发明的化合物并不容易(参照比较例4)。
此外,作为金属栅极的材料,除上述铝之外,如采用了锆、钛、钽或钨等。然而,现状是找不到适合这些材料的蚀刻液。因此,强烈期盼着在采用去除由硅形成的虚设栅极并替换成含有铪、锆、钛、钽或钨的金属栅极的方法来制造具有至少由高介电材料膜和该金属栅极构成的层叠体的晶体管的方法中选择性去除该虚设栅极的蚀刻液、以及该晶体管的制造方法。
现有技术文献
专利文献
专利文献1:美国专利第7316949号说明书
专利文献2:日本特开平2006-351813号公报
专利文献3:日本专利第3994992号
专利文献4:日本特开2005-229053号公报
非专利文献
非专利文献1:应用物理76,9,2007,p.1006
非专利文献2:微机械(マイクロマシン)/MEMS技术大全2003,p.111
附图说明
图1是硅去除前的使用了高介电材料的晶体管的剖面图。
附图标记说明
1:虚设栅极(硅)
2:金属栅极
3:高介电材料膜
4:侧壁
5:层间绝缘膜
6:硅自然氧化膜
7:隔离层(isolation)
8:源极/漏极
9:基板
发明内容
发明要解决的问题
本发明的目的在于提供下述蚀刻液以及使用该蚀刻液的晶体管的制造方法,所述硅蚀刻液在采用去除由硅形成的虚设栅极并替换成含有铪、锆、钛、钽或钨的金属栅极的方法来制造具有至少由高介电材料膜和该金属栅极构成的层叠体的晶体管的方法中在该由硅形成的虚设栅极的蚀刻中使用,选择性地蚀刻该由硅形成的虚设栅极。
用于解决问题的方案
本发明人等为了实现前述目的而进行了反复深入的研究,结果发现,对于由硅形成的虚设栅极的蚀刻通过使用特定的硅蚀刻液,能够实现上述目的。本发明基于这些见解而完成。即,本发明的要点如下所述。
1.硅蚀刻液,其含有:0.1~40重量%的选自氨、二胺和通式(1)所示的多胺中的至少1种碱化合物;0.01~40重量%的选自通式(2)所示的多元醇、通式(3)所示的多元醇、通式(4)所示的环状多元醇和不具有还原性的糖类中的至少1种多元醇;以及40~99.89重量%的水,该硅蚀刻液在晶体管的制造方法中的该由硅形成的虚设栅极的蚀刻中使用,所述晶体管的制造方法具有下述特征:使用在基板上具有至少高介电材料膜和由硅形成的虚设栅极层叠而成的虚设栅极层叠体、以覆盖该层叠体的侧面的方式设置的侧壁以及以覆盖该侧壁的方式设置的层间绝缘膜的结构体,将该虚设栅极替换成含有铪、锆、钛、钽或钨的金属栅极。
H2N-(CH2CH2NH)k-H…(1)
(k为2~5的整数。)
H-(CH(OH))l-R…(2)
(l为2~6的整数、R为氢或烷基。)
C-((CH2)mOH)4…(3)
(m为1或2。)
(CH(OH))n…(4)
(n为3~8的整数。)
2.根据上述1记载的硅蚀刻液,其中,二胺和通式(1)所示的多胺为选自乙二胺、1,2-丙二胺、1,3-丙二胺、二亚乙基三胺和三亚乙基四胺中的至少1种。
3.根据上述1记载的硅蚀刻液,其中,通式(2)~(4)所示的多元醇为选自乙二醇、甘油、内消旋赤藓醇、木糖醇、山梨糖醇、丙二醇、季戊四醇和肌醇中的至少1种。
4.根据上述1记载的硅蚀刻液,其中,不具有还原性的糖类为蔗糖、海藻糖或棉子糖。
5.根据上述1记载的硅蚀刻液,其中,用于形成高介电材料膜的高介电材料为HfO2、HfSiO、HfSiON、HfLaO、HfLaON、HfTiSiON、HfAlSiON、HfZrO或Al2O3
6.晶体管的制造方法,其特征在于,其使用在基板上具有至少高介电材料膜和由硅形成的虚设栅极层叠而成的虚设栅极层叠体、以覆盖该层叠体的侧面的方式设置的侧壁以及以覆盖该侧壁的方式设置的层间绝缘膜的结构体,具有以下的工序(I),并且将该虚设栅极替换成含有铪、锆、钛、钽或钨的金属栅极。
工序(I)是使用硅蚀刻液蚀刻硅的工序,该蚀刻液含有:0.1~40重量%的选自氨、二胺和通式(1)所示的多胺中的至少1种碱化合物;0.01~40重量%的选自通式(2)所示的多元醇、通式(3)所示的多元醇、通式(4)所示的环状多元醇和不具有还原性的糖类中的至少1种多元醇;以及40~99.89重量%的水,
H2N-(CH2CH2NH)k-H…(1)
(k为2~5的整数。)
H-(CH(OH))l-R…(2)
(l为2~6的整数、R为氢或烷基。)
C-((CH2)mOH)4…(3)
(m为1或2。)
(CH(OH))n…(4)
(n为3~8的整数。)
7.根据上述6记载的晶体管的制造方法,其中,二胺和通式(1)所示的多胺为选自乙二胺、1,2-丙二胺、1,3-丙二胺、二亚乙基三胺和三亚乙基四胺中的至少1种。
8.根据上述6记载的晶体管的制造方法,其中,通式(2)~(4)所示的多元醇为选自乙二醇、甘油、内消旋赤藓醇、木糖醇、山梨糖醇、丙二醇、季戊四醇和肌醇中的至少1种。
9.根据上述6记载的晶体管的制造方法,其中,不具有还原性的糖类为蔗糖、海藻糖或棉子糖。
10.根据上述6记载的晶体管的制造方法,其中,用于形成高介电材料膜的高介电材料为HfO2、HfSiO、HfSiON、HfLaO、HfLaON、HfTiSiON、HfAlSiON、HfZrO或Al2O3
发明的效果
根据本发明能够在采用去除由硅形成的虚设栅极并替换成含有铪、锆、钛、钽或钨的金属栅极的方法来制造具有至少由高介电材料膜和该金属栅极构成的层叠体的晶体管的方法中选择性地去除硅,可以产量良好地制造高精度、高品质的晶体管。
具体实施方式
[硅蚀刻液]
本发明的硅蚀刻液是含有下述物质的液体:0.1~40重量%的选自氨、二胺和通式(1)所示的多胺中的至少1种碱化合物;0.01~40重量%的选自通式(2)所示的多元醇、通式(3)所示的多元醇、通式(4)所示的环状多元醇和不具有还原性的糖类中的至少1种多元醇;以及40~99.89重量%的水,在该晶体管的制造方法中在该由硅形成的虚设栅极的蚀刻中使用,所述晶体管的制造方法具有下述特征:使用在基板上具有至少高介电材料膜和由硅形成的虚设栅极层叠而成的虚设栅极层叠体、以覆盖该层叠体的侧面的方式设置的侧壁以及以覆盖该侧壁的方式设置的层间绝缘膜的结构体,将该虚设栅极替换成含有铪、锆、钛、钽或钨的金属栅极。
H2N-(CH2CH2NH)k-H…(1)
(k为2~5的整数。)
H-(CH(OH))l-R…(2)
(l为2~6的整数、R为氢或烷基。)
C-((CH2)mOH)4…(3)
(m为1或2。)
(CH(OH))n…(4)
(n为3~8的整数。)
本发明中使用的碱化合物是蚀刻硅的选自氨、二胺和通式(1)所示的多胺中的至少1种化合物。作为二胺,优选列举出乙二胺、1,2-丙二胺、1,3-丙二胺等,作为通式(1)所示的多胺,优选列举出二亚乙基三胺和三亚乙基四胺等。
蚀刻液中碱化合物的浓度通常为0.1~40重量%、优选为0.2~40重量%、更优选为0.3~30重量%。碱化合物浓度小于0.1重量%或者超过40重量%时,得不到有效的蚀刻速率。
本发明中使用的多元醇选自通式(2)所示的多元醇、通式(3)所示的多元醇、通式(4)所示的环状多元醇和不具有还原性的糖类中的至少1种。
作为通式(2)所示的多元醇的具体例,优选列举出乙二醇、甘油、内消旋赤藓醇、木糖醇、山梨糖醇、丙二醇等,作为通式(3)所示的多元醇,优选列举出季戊四醇,作为通式(4)所示的环状多元醇,优选列举出肌醇。另外,不具有还原性的糖类的具体例为蔗糖、海藻糖以及棉子糖。这些多元醇可以单独地进行配合、或者2种以上组合着进行配合。
蚀刻液中多元醇的浓度通常为0.001~50重量%、优选为0.005~40重量%、进一步优选为0.01~40重量%。多元醇的浓度小于0.001重量%时,硅蚀刻速率不够高。多元醇的浓度超过50重量%时,硅的蚀刻速率变小。
还可以根据需要在不损害本发明的目的的范围内,在本发明的硅蚀刻液中配合以往蚀刻液中所使用的诸如表面活性剂、防腐剂之类的添加剂。
《结构体》
本发明的硅蚀刻液在下述结构体的由硅形成的虚设栅极的蚀刻中使用,所述结构体是在基板上具有包含高介电材料膜和由硅形成的虚设栅极的虚设栅极层叠体、以覆盖该层叠体的侧面的方式设置的侧壁以及以覆盖该侧壁的方式设置的层间绝缘膜的结构体。其中,图1表示具有使用本发明的蚀刻液进行蚀刻的虚设栅极的结构体的剖面图。图1所示的结构体是在基板9上具有高介电材料膜3和由硅形成的虚设栅极1层叠而成的虚设栅极层叠体、以覆盖该层叠体的侧面的方式设置的侧壁4以及以覆盖该侧壁4的方式设置的层间绝缘膜5的结构体。另外,由于用作虚设栅极1的材料的多晶硅等硅材料在晶体管的制造过程中与空气接触,出现其表面自然氧化而形成硅自然氧化膜6的情况,因此图1中显示了硅自然氧化膜6。
如图1所示地,结构体也可以具有已将虚设栅极1替换成含有铪、锆、钛、钽或钨的金属栅极2的部分。另外,图1显示了可以利用离子注入等方法形成的源极/漏极8、隔离层7,通常高介电材料膜3以覆盖源极/漏极8之间的方式设置在基板9的表面上。
如图1所示地,结构体也可以具有已将虚设栅极1替换成金属栅极2的部分。其中,金属栅极2是含有铪、锆、钛、钽或钨的金属栅极,该金属栅极也可以并非由100%的铪、锆、钛、钽或钨形成,从有效地获得本发明的效果的观点考虑,优选这些金属的含量为50%以上。另外,可以将所有的虚设栅极替换成这些金属的金属栅极,也可以只替换部分虚设栅极。这是因为,在本发明中,只要晶体管的部分部位中使用了这些金属,就可获得下述本发明的效果,即选择性地蚀刻形成虚设栅极的硅而不蚀刻使用有这些金属的部位。
另外,图1显示了可以利用离子注入等方法形成的源极/漏极8、隔离层7,通常高介电材料膜3以覆盖源极/漏极8之间的方式设置在基板9的表面上。
关于能够使用本发明的蚀刻液的结构体,作为基板7所用的基板材料,优选列举出硅、非晶硅、多晶硅、玻璃等,作为布线材料,可以使用铜、钨、钛-钨、铝、铝合金、铬、铬合金等布线材料。
另外,作为层间绝缘膜4所用的材料,优选使用利用高密度等离子体化学气相法得到的氧化硅膜(HDP)、四乙氧基硅烷(TEOS)、硼磷硅玻璃(Boron Phosphor Silicate Glass(BPSG))等,作为侧壁3所用的材料,优选使用氮化硅(SiN)等,作为高介电材料,优选使用HfO2、Al2O3、或它们中含有硅原子和/或氮原子和/或La、Ti、Zr等金属的材料。层间绝缘膜4、侧壁3、高介电材料膜2所使用的材料并不限定于这些。
由图1可知,本发明的硅蚀刻液在蚀刻由硅形成的虚设栅极1时,首先与该结构体的金属栅极2、层间绝缘膜5和侧壁4接触。进而随着该虚设栅极1的蚀刻,使高介电材料膜3从该虚设栅极1的下面露出,从而与该高介电材料膜3接触。这样的状况下,由于本发明的硅蚀刻液具有选择性地蚀刻由硅形成的虚设栅极1而不蚀刻金属栅极2、层间绝缘膜5、侧壁4和高介电材料膜3的特性,因而能够防止晶体管的各部位的损伤,产量良好地制造高精度、高品质的晶体管。
《虚设栅极的蚀刻》
本发明的硅蚀刻液的使用温度即蚀刻虚设栅极时的温度通常为20~80℃左右的范围、优选为20~70℃、更优选为20~60℃,可以根据蚀刻的条件、所使用的基板材料进行适当选择。
使用本发明的硅蚀刻液的处理时间即虚设栅极的蚀刻时间通常为0.1~10分钟左右的范围、优选为0.2~8分钟、更优选为0.3~5分钟,可以根据蚀刻的条件、所使用的基板材料进行适当选择。
[晶体管的制造方法]
本发明的晶体管的制造方法的特征在于使用在基板上具有至少高介电材料膜和由硅形成的虚设栅极层叠而成的虚设栅极层叠体、以覆盖该层叠体的侧面的方式设置的侧壁以及以覆盖该侧壁的方式设置的层间绝缘膜的结构体,具有下述工序(I),并且将该虚设栅极替换成含有铪、锆、钛、钽或钨的金属栅极,工序(I)是使用硅蚀刻液蚀刻该虚设栅极的工序,该硅蚀刻液含有:0.1~40重量%的选自氨、二胺和通式(1)所示的多胺中的至少1种碱化合物;0.01~40重量%的选自通式(2)所示的多元醇、通式(3)所示的多元醇、通式(4)所示的环状多元醇和不具有还原性的糖类中的至少1种多元醇;以及40~99.89重量%的水。
H2N-(CH2CH2NH)k-H…(1)
(k为2~5的整数。)
H-(CH(OH))l-R…(2)
(l为2~6的整数、R为氢或烷基。)
C-((CH2)mOH)4…(3)
(m为1或2。)
(CH(OH))n…(4)
(n为3~8的整数。)
在本发明的晶体管的制造方法中,结构体、工序(I)中使用的蚀刻液如上所述。另外,使用本发明的蚀刻液时的使用温度、处理时间也如上所述。
在使用了本发明的蚀刻液的蚀刻工序(I)中,可以根据需要组合使用超声波。另外,根据本发明的制造方法,作为去除基板上的蚀刻残渣后的冲洗液,不需要使用诸如醇等的有机溶剂,用水进行冲洗足矣。
《其它的工序》
本发明的晶体管的制造方法只要具有上述使用本发明的蚀刻液的蚀刻工序(I)就不作特别地限制,作为本发明优选的晶体管的制造方法的一种方式,可以列举出顺序具有下述工序的制造方法:工序(A),在基板上形成高介电材料膜的工序;工序(B),在该高介电材料膜上形成由多晶硅形成的虚设栅极,从而形成包含高介电材料膜和虚设栅极的层叠体的工序;工序(C),以覆盖该层叠体的侧面的方式形成侧壁的工序;工序(D),以覆盖该侧壁的方式形成层间绝缘膜的工序;工序(E),硅自然氧化膜的蚀刻工序;工序(I),上述使用本发明的蚀刻液的虚设栅极的蚀刻工序;以及工序(F),在该高介电材料膜上形成金属栅极,从而成为包含高介电材料膜和金属栅极的层叠体的工序。对于上述工序(A)~(F)不作特别地限制,按照晶体管的制造方法中各工序通常采用的方法即可。
<硅自然氧化膜的蚀刻(工序(E))>
如图1所示地,因为由硅形成的虚设栅极1在晶体管的制造过程中与空气接触,因而存在其表面自然氧化而形成硅自然氧化膜的情况。因此,本发明的制造方法中,在使用本发明的蚀刻液蚀刻虚设栅极1的工序(工序(I))之前,优选预先蚀刻硅自然氧化膜6。由于具有这样的工序,可令使用本发明的蚀刻液的虚设栅极的蚀刻工序有效地进行,因而能够产量良好地制造高精度、高品质的晶体管。
为了在本工序(E)中蚀刻硅自然氧化膜,可以使用以往惯用的含有例如氢氟酸等氟化合物的蚀刻液等。另外,在本工序(E)中,由于与结构体的金属栅极2、层间绝缘膜5和侧壁4接触,优选使用不损伤这些部位、即具有选择性蚀刻硅自然氧化膜的性能的蚀刻液。作为这样的蚀刻液,优选使用含有0.01~8重量%的氟化合物、20~90重量%的水溶性有机溶剂、以及水的蚀刻液。
氟化合物优选的具体例有氢氟酸、氟化铵、酸性氟化铵。更优选氟化铵、酸性氟化铵。本发明中,这些氟化合物可以单独地进行配合或者2种以上组合着进行配合。
作为水溶性有机溶剂,可优选列举出:乙醇、2-丙醇、乙二醇、二乙二醇等醇类;二乙二醇单甲醚、二乙二醇单丁醚、二丙二醇单甲醚、二丙二醇单丙醚等二醇醚类;N,N-二甲基甲酰胺、N,N-二甲基乙酰胺、N-甲基-2-吡咯烷酮等酰胺类;二甲基亚砜等。这些水溶性有机溶剂可以单独使用也可以2种以上组合使用。
另外,还可以在本工序(E)所用的蚀刻液中以5重量%以下左右的范围添加下述酸:盐酸、硝酸、硫酸、磷酸等无机酸;乙酸、丙酸、草酸、甲磺酸等有机酸。这些酸可以单独使用也可以2种以上组合使用。
《晶体管》
采用本发明的制造方法得到的晶体管在基板9上具有至少高介电材料膜3和金属栅极2层叠而成的层叠体、以覆盖该层叠体的侧面的方式设置的侧壁4、以覆盖该侧壁4的方式设置的层间绝缘膜5,即,对于供给使用本发明的蚀刻液进行蚀刻的工序中的图1所示的结构体,将虚设栅极1替换成含有铪、锆、钛、钽或钨的金属栅极2。另外,如图1所示地,采用本发明的制造方法得到的晶体管具有源极/漏极8和隔离层7,并且高介电材料膜3以覆盖该源极/漏极8之间的方式设置在基板9的表面上。
对于能够采用本发明的制造方法制造的晶体管,基板9所用的基板材料、层间绝缘膜5所用的材料、侧壁4所用的材料相同于上述结构体中基板9所用的基板材料、层间绝缘膜5所用的材料、侧壁4所用的材料。
另外,采用本发明的制造方法得到的晶体管还可以具有晶体管通常有的部位,例如阻隔层、绝缘膜等。作为形成阻隔层的阻隔材料,优选列举出钛、氮化钛、钽、氮化钽等作为阻隔材料,作为形成绝缘膜的绝缘材料,优选列举出氧化硅、氮化硅、碳化硅以及它们的衍生物等。
对于高介电材料膜3和含有铪、锆、钛、钽或钨的金属栅极2层叠而成层叠体,可以进一步层叠由形成该金属栅极2的金属以外的金属材料形成的金属栅极2,还可以层叠例如特性控制膜之类具有功能的层。另外,作为半导体材料,优选列举出:镓-砷、镓-磷、铟-磷等化合物半导体;铬氧化物等氧化物半导体等。
采用本发明的制造方法得到的晶体管是高精度、高品质的晶体管。
实施例
下面根据实施例进一步详细地说明本发明,但本发明并不受到这些例子的任何限定。
评价方法
测定机器:
SEM观察:使用Hitachi High-Technologies Corporation制造的超高分辨率场发射型扫描电子显微镜S-5500进行观察。
FIB加工:使用Hitachi High-Technologies Corporation制造的聚焦离子束加工装置FB-2100进行加工。
STEM观察:使用Hitachi High-Technologies Corporation制造的扫描透射电子显微镜HD-2300进行观察。
判定;
(由硅形成的虚设栅极1的蚀刻状态)
○:虚设栅极1被完全蚀刻。
×:虚设栅极1的蚀刻不充分。
实施例1~66
准备如图1所示的剖面图的结构体,其采用硅片作为基板,该硅片上具有晶体管构造,该晶体管构造是表1所示的1A~1I。关于各实施例,使用表3所示的结构体,为了去除存在于由硅形成的虚设栅极1的表面的自然氧化膜,在0.05重量%氢氟酸的蚀刻液中25℃下浸渍2分钟,用超纯水进行冲洗,采用干燥氮气喷射进行干燥。之后,在表3示出的蚀刻液(各蚀刻液的组成参照表2)中按照规定的温度、时间进行浸渍,用超纯水进行冲洗,采用干燥氮气喷射进行干燥。
通过用SEM观察蚀刻后的晶体管剖面,判断由硅形成的虚设栅极1、金属栅极2、侧壁4以及层间绝缘膜5的状态。
高介电材料膜3被由硅形成的虚设栅极1覆盖。因此,随着由硅形成的虚设栅极1被蚀刻液除去,该蚀刻液与高介电材料膜3接触,通过观察该高介电材料膜3的状态,从而能够判断蚀刻液对高介电材料膜造成的损伤。因此,只限于由硅形成的虚设栅极1被蚀刻的情况,采用FIB对蚀刻后的晶体管进行薄膜化加工至200nm以下的厚度,通过用STEM进行观察来判断高介电材料膜3的状态。
采用表2示出的蚀刻液时,浸渍后确认了金属栅极2、侧壁4、层间绝缘膜5以及高介电材料膜3没有被蚀刻。另外,表3和表5显示了由硅形成的虚设栅极1的状态的评价结果。
关于将表2示出的蚀刻液应用于本发明的制造方法的实施例1~66,如表3所示地,可知选择性地、完全地蚀刻了由硅形成的虚设栅极1。
比较例1
使用具有晶体管构造1D的结构体,在进行了实施例1中示出的氢氟酸处理后,使用作为非专利文献2记载成分的四甲基氢氧化铵的2重量%水溶液(表4,蚀刻液4A)替代蚀刻液2A进行蚀刻处理,结果如表5所示,由硅形成的虚设栅极1的蚀刻能力不足。由此可知,非专利文献2记载的蚀刻液不能在作为本发明对象的包含高介电材料和含铝的金属栅极的晶体管形成工序的硅蚀刻中使用。
比较例2
使用具有晶体管构造1B的结构体,在进行了实施例1示出的氢氟酸处理后,使用作为非专利文献2记载成分的乙二胺58重量%、邻苯二酚21重量%、吡嗪0.4重量%、水20.6重量%(表4,蚀刻液4B)替代蚀刻液2A进行蚀刻处理,结果如表5所示,由硅形成的虚设栅极1的蚀刻能力不足。由此可知,非专利文献2记载的蚀刻液不能在作为本发明对象的包含高介电材料和金属栅极的晶体管形成工序的硅蚀刻中使用。
比较例3
使用具有晶体管构造1C的结构体,在进行了实施例1示出的氢氟酸处理后,使用专利文献3记载的四甲基氢氧化铵10重量%及羟胺10重量%及山梨糖醇5重量%的水溶液(表4,蚀刻液4C)替代蚀刻液2A进行蚀刻处理,结果如表5所示,由硅形成的虚设栅极1的蚀刻能力不足。专利文献3记载的水溶液的硅的蚀刻速率过小。此外,由于还原性化合物与空气中的氧反应会降低组合物的蚀刻能力,因此保存过程中需要格外注意。由此可知,专利文献3记载的蚀刻液不能在作为本发明对象的包含高介电材料和金属栅极的晶体管形成工序的硅蚀刻中使用。
比较例4
使用具有晶体管构造1G的结构体,在进行了实施例1示出的氢氟酸处理后,使用专利文献4记载的六亚甲基二胺(1,6-己二胺)5重量%及山梨糖醇1重量%的水溶液(表4,蚀刻液4D)替代蚀刻液2A进行蚀刻处理,结果如表5所示,由硅形成的虚设栅极1的蚀刻能力不足。由此可知,专利文献4记载的水溶液不能在作为本发明对象的包含高介电材料和金属栅极的晶体管形成工序的硅蚀刻中使用。
比较例5
使用具有晶体管构造1E的结构体,在进行了实施例1示出的氢氟酸处理后,使用氨9重量%、水91重量%的碱水溶液(表4,蚀刻液4E)替代蚀刻液2A进行蚀刻处理,结果如表5所示,由硅形成的虚设栅极1的蚀刻能力不足。由此可知,专利文献5记载的碱水溶液不能在作为本发明对象的包含高介电材料和金属栅极的晶体管形成工序的硅蚀刻中使用。
比较例6
使用具有晶体管构造1I的结构体,在进行了实施例1示出的氢氟酸处理后,使用山梨糖醇5重量%、水95重量%的含多元醇的水溶液(表4、蚀刻液4F)替代蚀刻液2A进行蚀刻处理,结果如表5所示,由硅形成的虚设栅极1的蚀刻能力不足。由此可知,单纯的含多元醇的水溶液不能在作为本发明对象的包含高介电材料和金属栅极的晶体管形成工序的硅蚀刻中使用。
比较例7
使用具有晶体管构造1F的结构体,在进行了实施例1示出的氢氟酸处理后,使用1,3-丙二胺5重量%、邻苯二酚1重量%、水94重量%的水溶液(表4、蚀刻液4G)替代蚀刻液2A进行蚀刻处理,结果如表5所示,由硅形成的虚设栅极1的蚀刻能力不足。由此可知,作为多元醇使用了芳香族多元醇的含有碱化合物和多元醇的水溶液不能在作为本发明对象的包含高介电材料和金属栅极的晶体管形成工序的硅蚀刻中使用。
比较例8
使用具有晶体管构造1H的结构体,在进行了实施例1示出的氢氟酸处理后,使用1,3-丙二胺0.5重量%、水99.5重量%的水溶液(表4、蚀刻液4H)替代蚀刻液2A进行蚀刻处理,结果如表5所示,由硅形成的虚设栅极1的蚀刻能力不足。由此可知,从表2示出的蚀刻液2D中抛除多元醇的水溶液不能在作为本发明对象的包含高介电材料和金属栅极的晶体管形成工序的硅蚀刻中使用。
比较例9
使用具有晶体管构造1A的结构体,在进行了实施例1示出的氢氟酸处理后,使用1,3-丙二胺30重量%及水70重量%的水溶液(表4、蚀刻液4I)替代蚀刻液2A进行蚀刻处理,结果如表5所示,由硅形成的虚设栅极1的蚀刻不足。由此可知,从表2示出的蚀刻液2E中抛除多元醇的水溶液不能在作为本发明对象的包含高介电材料和金属栅极的晶体管形成工序的硅蚀刻中使用。
[表1]
Figure BDA00002922847800191
HDP:利用高密度等离子体化学气相法得到的氧化硅膜
TEOS:四乙氧基硅烷
BPSG:硼磷硅玻璃
[表2]
Figure BDA00002922847800192
[表3]
Figure BDA00002922847800201
[表4]
蚀刻液 蚀刻液的组成(浓度为重量%)
4A 四甲基氢氧化铵2%、水98%
4B 乙二胺58%、邻苯二酚21%、吡嗪0.4%、水20.6%
4C 四甲基氢氧化铵10%、羟胺10%、水80%
4D 四甲基氢氧化铵10%、羟胺10%、水80%
4E 氨9%、水91%
4F 山梨糖醇5%、水95%
4G 1,3-丙二胺5%、邻苯二酚1%、水94%
4H 1,3-丙二胺0.5%、水99.5%
4I 1,3-丙二胺30%、水70%
[表5]
Figure BDA00002922847800211
产业上的可利用性
通过使用本发明的蚀刻液,由于可以选择性地蚀刻由硅形成的虚设栅极而不蚀刻含有铪、锆、钛、钽或钨的金属栅极、层间绝缘膜、侧壁及高介电材料膜,因此可以在包含高介电材料膜和该金属栅极的晶体管形成工序中使用,产业上有用。

Claims (10)

1.一种硅蚀刻液,其含有:0.1~40重量%的选自氨、二胺、和通式(1)所示的多胺中的至少1种碱化合物;0.01~40重量%的选自通式(2)所示的多元醇、通式(3)所示的多元醇、通式(4)所示的环状多元醇和不具有还原性的糖类中的至少1种多元醇;以及40~99.89重量%的水,
该硅蚀刻液在晶体管的制造方法中的由硅形成的虚设栅极的蚀刻中使用,
所述晶体管的制造方法具有下述特征:使用在基板上具有至少高介电材料膜和由硅形成的虚设栅极层叠而成的虚设栅极层叠体、以覆盖该层叠体的侧面的方式设置的侧壁以及以覆盖该侧壁的方式设置的层间绝缘膜的结构体,将该虚设栅极替换成含有铪、锆、钛、钽或钨的金属栅极,
H2N-(CH2CH2NH)k-H…(1)
K为2~5的整数,
H-(CH(OH))l-R…(2)
l为2~6的整数、R为氢或烷基,
C-((CH2)mOH)4…(3)
m为1或2,
(CH(OH))n…(4)
n为3~8的整数。
2.根据权利要求1所述的硅蚀刻液,其中,二胺和通式(1)所示的多胺为选自乙二胺、1,2-丙二胺、1,3-丙二胺、二亚乙基三胺和三亚乙基四胺中的至少1种。
3.根据权利要求1所述的硅蚀刻液,其中,通式(2)~(4)所示的多元醇为选自乙二醇、甘油、内消旋赤藓醇、木糖醇、山梨糖醇、丙二醇、季戊四醇和肌醇中的至少1种。
4.根据权利要求1所述的硅蚀刻液,其中,不具有还原性的糖类为蔗糖、海藻糖或棉子糖。
5.根据权利要求1所述的硅蚀刻液,其中,用于形成高介电材料膜的高介电材料为HfO2、HfSiO、HfSiON、HfLaO、HfLaON、HfTiSiON、HfAlSiON、HfZrO或Al2O3
6.一种晶体管的制造方法,其特征在于,其使用在基板上具有至少高介电材料膜和由硅形成的虚设栅极层叠而成的虚设栅极层叠体、以覆盖该层叠体的侧面的方式设置的侧壁以及以覆盖该侧壁的方式设置的层间绝缘膜的结构体,具有以下的工序(I),并且将该虚设栅极替换成含有铪、锆、钛、钽或钨的金属栅极,
工序(I)是使用硅蚀刻液蚀刻硅的工序,该硅蚀刻液含有:0.1~40重量%的选自氨、二胺和通式(1)所示的多胺中的至少1种碱化合物;0.01~40重量%的选自通式(2)所示的多元醇、通式(3)所示的多元醇、通式(4)所示的环状多元醇和不具有还原性的糖类中的至少1种多元醇;以及40~99.89重量%的水,
H2N-(CH2CH2NH)k-H…(1)
K为2~5的整数,
H-(CH(OH))l-R…(2)
l为2~6的整数、R为氢或烷基,
C-((CH2)mOH)4…(3)
m为1或2,
(CH(OH))n…(4)
n为3~8的整数。
7.根据权利要求6所述的晶体管的制造方法,其中,二胺和通式(1)所示的多胺为选自乙二胺、1,2-丙二胺、1,3-丙二胺、二亚乙基三胺和三亚乙基四胺中的至少1种。
8.根据权利要求6所述的晶体管的制造方法,其中,通式(2)~(4)所示的多元醇为选自乙二醇、甘油、内消旋赤藓醇、木糖醇、山梨糖醇、丙二醇、季戊四醇和肌醇中的至少1种。
9.根据权利要求6所述的晶体管的制造方法,其中,不具有还原性的糖类为蔗糖、海藻糖或棉子糖。
10.根据权利要求6所述的晶体管的制造方法,其中,用于形成高介电材料膜的高介电材料为HfO2、HfSiO、HfSiON、HfLaO、HfLaON、HfTiSiON、HfAlSiON、HfZrO或Al2O3
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112480928A (zh) * 2019-09-11 2021-03-12 利绅科技股份有限公司 硅蚀刻组成物及其作用于硅基材的蚀刻方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102235612B1 (ko) 2015-01-29 2021-04-02 삼성전자주식회사 일-함수 금속을 갖는 반도체 소자 및 그 형성 방법
JP6769760B2 (ja) 2016-07-08 2020-10-14 関東化学株式会社 エッチング液組成物およびエッチング方法
CN108998032B (zh) * 2017-06-06 2021-06-04 关东鑫林科技股份有限公司 蚀刻液组成物及使用该蚀刻液组成物的蚀刻方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002359369A (ja) * 2001-06-01 2002-12-13 Sony Corp 半導体装置の製造方法
JP3634320B2 (ja) 2002-03-29 2005-03-30 株式会社東芝 半導体装置及び半導体装置の製造方法
US6858483B2 (en) 2002-12-20 2005-02-22 Intel Corporation Integrating n-type and p-type metal gate transistors
JP2005229053A (ja) 2004-02-16 2005-08-25 Mitsubishi Gas Chem Co Inc 薄葉化半導体ウェーハの製造法
JP3994992B2 (ja) * 2004-08-13 2007-10-24 三菱瓦斯化学株式会社 シリコン微細加工に用いる異方性エッチング剤組成物及びエッチング方法
JP2006351813A (ja) 2005-06-15 2006-12-28 Mitsubishi Gas Chem Co Inc シリコン微細加工に用いる異方性エッチング剤組成物及びエッチング方法
JP5109261B2 (ja) * 2006-02-10 2012-12-26 三菱瓦斯化学株式会社 シリコン微細加工に用いるシリコン異方性エッチング剤組成物
JP2009152342A (ja) * 2007-12-20 2009-07-09 Hitachi Kokusai Electric Inc 半導体装置の製造方法
JP5302551B2 (ja) * 2008-02-28 2013-10-02 林純薬工業株式会社 シリコン異方性エッチング液組成物

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112480928A (zh) * 2019-09-11 2021-03-12 利绅科技股份有限公司 硅蚀刻组成物及其作用于硅基材的蚀刻方法

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