CN103050485A

CN103050485A - 封装基板构造

Info

Publication number: CN103050485A
Application number: CN2012105596233A
Authority: CN
Inventors: 郭桂冠
Original assignee: Suzhou ASEN Semiconductors Co Ltd
Current assignee: Riyuexin Semiconductor Suzhou Co ltd
Priority date: 2012-12-21
Filing date: 2012-12-21
Publication date: 2013-04-17
Anticipated expiration: 2032-12-21
Also published as: CN103050485B

Abstract

本发明公开一种封装基板构造，具有一上表面和一下表面；其特征在于，所述封装基板构造包含：一电感本体，设置于所述上表面和所述下表面之间；至少一介电层，设置于所述上表面和所述下表面之间；至少一第一连接垫，裸露于所述上表面，并电性连接所述电感本体的一个位置；及至少二第二连接垫，裸露于所述上表面或所述下表面，并电性连接所述电感本体的另至少二个不同的位置。

Description

封装基板构造

技术领域

本发明是有关于一种封装基板构造，特别是有关于一种具有多个连接位置可供选择以调变电感值的的封装基板构造。

背景技术

已知技术的电子组装是将例如无源元件(passive element)的各式电子元件利用表面接合技术(surface mount technology，SMT)黏着于基板或印刷电路板上。由于电子元件是外露于基板的表面上，这造成许多问题，例如占用基板的接合表面积，此外，表面接合无源元件是利用锡膏、导脚、焊线等元件电性传递至基板，其电性路径的长度过长也容易干扰高频线路而产生寄生效应。

再者，各类表面接合无源元件的组合会提高封装测试费用，影响封胶(molding)过程的模流；还有因着封胶而产生的热应力会造成无源元件的翘曲或黏附不可靠。故，已知技术中有采用埋入式无源元件(Embedded Passives)，是利用多层板的内层板制作过程，利用蚀刻或印刷方式，将无源元件直接制作在内层板上，再经压合成多层板后，将可取代基板表面上组装时所焊接的零散(Discrete)无源元件，以节省基板表面积让给主动元件及其布线。

而埋入式、植入式或藏入式无源元件技术应用在现今的多层电路基板封装基板构造中，便可以将无源元件设计在内层电路中，但如何可以针对无源元件的需要可弹性做调整，不需要另外更换无源元件设计，以避免增加测试成本或重新设计的成本及时间，是本发明的一重要研发设计考量。

故，有必要提供一种封装基板构造，以解决现有技术所存在的问题。

发明内容

有鉴于此，本发明提供一种封装基板构造，以解决现有技术所存在的封装基板构造中无源元件的设计弹性及重复性利用度不高问题。

本发明的主要目的在于提供一种封装基板构造，其可以轻易利用将无源元件电感嵌入于多层电路封装基板的内层已达到节省基板表面积而将其让给主动元件及其布线。

本发明的次要目的在于提供一种封装基板构造，其可以利用至少三个电感本体上的不同位置外接至连接垫以供芯片及基板和电路板上的有源/无源元件焊线接合时选择以控制调变电感值。

为达成本发明的前述目的，本发明一实施例提供一种封装基板构造，具有一上表面和一下表面，其中所述封装基板构造包含：至少一介电层、所述一电感本体、至少一第一连接垫及至少二第二连接垫。所述介电层设置于所述上表面和所述下表面之间。所述电感本体设置于所述上表面和所述下表面之间。所述第一连接垫裸露于所述上表面，并电性连接所述电感本体的一个位置。所述至少二第二连接垫裸露于所述上表面或所述下表面，并电性连接所述电感本体的另至少二个不同的位置。

与现有技术相比较，本发明的封装基板构造，这样不但可对电路板上的电子元件所需的电感值设计弹性做调整，还可以因为不需要另外更换无源元件设计，进而减少测试成本及重新设计的成本及时间。

为让本发明的上述内容能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下：

附图说明

图1是本发明一实施例封装基板构造的立体透视图。

图2是本发明另一实施例封装基板构造的立体透视图。

图3是本发明又一实施例封装基板构造的立体透视图。

图4是本发明一实施例封装基板构造的应用立体图。

图5是本发明另一实施例封装基板构造的应用侧面剖视图。

具体实施方式

以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。再者，本发明所提到的方向用语，例如上、下、顶、底、前、后、左、右、内、外、侧面、周围、中央、水平、横向、垂直、纵向、轴向、径向、最上层或最下层等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。

请参照图1所示，本发明一实施例的封装基板构造，具有一上表面和一下表面，主要包含：至少一介电层10a、一电感本体20a、至少一第一连接垫30a以及至少二第二连接垫30b(裸露于所述上表面)、30b’(裸露于所述下表面)。所述介电层10a设置于所述上表面和所述下表面之间。所述电感本体20a设置于所述上表面和所述下表面之间。所述第一连接垫30a裸露于所述上表面，并电性连接所述电感本体20a的一个位置。所述至少二第二连接垫30b裸露于所述上表面或所述至少二第二连接垫30b’裸露于所述下表面，并电性连接所述电感本体20a的另至少二个不同的位置。所述第一连接垫30a及其中一个所述第二连接垫30b分别电性连接所述电感本体20a的两端，简单来说，所述连接垫至少有三个，从而达到可调电感的目的，至少三个连接垫可以在封装基板构造的同一个表面上，也可以分别在封装基板构造的不同表面上。

请参照图1所示，在本发明一单层基板的实施例，所述介电层10a为一单层介电层，所述电感本体20a是由位于同一层的一电感本体单元构成，所述电感本体20a螺旋状的形成于所述单层介电层的一外表面s1上；而所述第一连接垫30a可直接的形成在所述电感本体20a的一端上或是形成在所述介电层10a的一外表面s1上，若所述第一连接垫30a直接形成在所述电感本体20a的一端或一位置上，则所述第一连接垫30a的接垫宽度大于所述电感本体20a其余电感部位的线路宽度；若所述第一连接垫30a形成在所述介电层10a的外表面s1上除电感所在位置以外的部分(未绘示)，其必须通过一线路(trace)电性连接所述电感本体20a的一端或一个位置。所述至少二第二连接垫30b若形成在所述介电层10a的外表面s1上，也与所述第一连接垫30a与所述电感本体20a的连接方式一样，包括直接设置在所述电感本体20a上或通过线路电性连接至所述电感本体20a的方式。若所述至少二第二连接垫30b’形成在所述介电层10a的一外表面s2上，则通过一导通孔(via)50的一端电性连接所述电感本体20a，此时，至少二第二连接垫30b’既可以直接设置在所述导通孔(via)50的另一端，也可以设置在所述介电层10a的外表面S2上并且通过一线路电性连接所述导通孔50的另一端(未绘示)。

请再参考图1，所述封装基板构造的二阻焊层40a、40b，分别覆盖于所述介电层10a及所述电感本体20a上而形成所述上表面和所述下表面，且所述二阻焊层40a、40b具有至少三个阻焊层开孔41a、40b(未绘示，请参考图5)，以裸露所述第一连接垫30a以及所述至少二第二连接垫30b、30b’。

在本实施例中，所述介电层10a的材质可为有机材质、纤维强化(Fiber-reinforced)有机材质或颗粒强化(particle-reinforced)有机材质等所构成，例如环氧树脂(Epoxy resin)、聚酰亚胺(Polyimide)、顺双丁稀二酸酰亚胺/三氮杂苯树脂(Bismaleimide Triazine，BT)、ABF(Ajinomoto Build-up Film)、苯并环丁烯(Benzocyclo-buthene，BCB)、FR4、FR5或芳香尼龙(Aramide)等，并且所述介电层10a的厚度可以是介于50至80微米之间，但不限于此。所述介电层10a用以承置所述电感本体20a及其它电子元件等。

在本实施例中，属于无源元件的所述电感本体20a并未嵌埋于封装基板的介电层内层，而是设置在所述介电层10a的外表面s1，并利用所述阻焊层40a保护所述第一电感本体20a，仅裸露所述第一连接垫30a。在本实施例中，所述第一连接垫30a可由所述阻焊层开孔41a加以定义形成，及/或由设计接垫宽度大于其余电感部位的线路宽度加以定义形成。所述电感本体20a可以选择例如表面接合技术以固设至所述介电层10a的一表面上，彼此可通过一层粘着层加以黏接；或亦可以直接以现有电路层成形技术形成所述电感本体20a于所述介电层10a上。例如，当欲形成所述电感本体20a至所述介电层10a上时，可由涂布一层电感材料于所述介电层10a的表面上后，通过诸如涂布光刻胶、曝光显影、化学蚀刻或激光修整(Lasser trimming)等图案化工艺而形成。

在本实施例中，所述电感本体20a可通过先形成一软磁性膜于一导电箔层的表面上一螺旋形线圈，所述软磁性膜可利用溅镀、旋涂(spin coating)或印刷等方式成形。所述软磁性膜材料可以是锰-锌铁氧磁体(Mn-Zn ferrite)、镍-锰-锌铁氧磁体(Ni-Mn-Zn ferrite)或四氧化三铁(Magnetite)等，可以被溅镀沉积(sputter-deposited)；而添加以铁氧磁体-树脂膏材(Ferrite-resin paste)则可以印刷方式沉积。其中铁氧磁体-树脂膏材可为锰-锌铁氧磁体(Mn-Zn ferrite)粉末散布在树脂中者，可以用溅镀、旋涂(spin coating)或印刷等方式形成。

以上，于所述介电层10a上形成一电感的技术为已知技术者，故于此不再予以过度描述。

所述二阻焊层40a、40b可为阻焊绿漆或黑漆(solder mask)的感光性高分子材料的其中一者或其他等效的材料；且所述二阻焊层40a、40b的多个阻焊层开孔41a、41b的形成方法可为曝光及显影、或其他等效的方法。

再者，所述电感本体20a亦可是由位于不同层的多个电感本体单元构成，例如第一电感本体单元及第二电感本体单元构成时，所述多个电感本体单元通过导通孔可各自电性连接其一端，在本发明另一单层基板的实施例中，所述介电层同样为一单层介电层，然而，所述多个电感本体单元分别位于所述单层介电层的一外表面s1和另一外表面s2上。

请参照图2所示，本发明另一实施例的封装基板构造相似于本发明一实施例，并大致沿用相同元件名称及图号，但另一实施例的差异特征在于：所述封装基板构造所包含的电感构造为三维空间的多层电感构造，且所述封装基板构造为至少具有二层以上的介电层的封装基板构造，在此以具有两层介电层的封装基板为例，其包含一第一介电层10a及一第二介电层10b；所述电感本体是由位于不同层的多个电感本体单元构成，其包含一第一电感本体单元20a及一第二电感本体单元20b，所述多个电感本体单元20a、20b通过所述导通孔50电性连接各自的一端。所述第一电感本体单元20a位在所述第一介电层10a的外表面s1或所述第二介电层10b的外表面s2上，而所述第二电感本体单元20b嵌埋在所述第一介电层10a和所述第二介电层10b之间，若在三层或三层以上介电层的封装基板构造时，所述电感本体单元可选择在第二层介电层或其他内层，并不以此例为限，在本实施例中，即所述第二电感本体单元20b设置在所述第一10a及第二介电层10b之间。所述导通孔50贯穿所述第一介电层10a，以电性连接所述第二电感本体单元20b的一端至所述第一电感本体单元20a的一端。所述第二连接垫30b形成在所述第一介电层10a上且电性连接所述第二导通孔50b的另一端。

在本实施例中，而所述第一连接垫30a如同一实施例的情形，可直接的形成在所述电感本体20a的一端或一位置上或是形成在所述第一介电层10a上的外表面s1(除电感本体所在位置之外的部分)再通过线路连接到所述电感本体20a的一端或一位置上；所述至少二第二连接垫30b若裸露于所述上表面上，也与所述第一连接垫30a与电感本体20a的连接方式一样，包括直接设置在电感本体上或通过线路电性连接至电感本体20a的方式。其中一所述第二连接垫30b’若位于所述第二介电层10b的外表面s2上，则通过所述导通孔50的一端电性连接所述第二电感本体单元20b的一端或一不同位置，也可通过所述二导通孔50贯穿所述第一、第二介电层10a、10b电性连接所述第一电感本体单元20a的一不同位置，此时，至少二第二连接垫30b’既可以直接设置在所述导通孔(via)50的另一端，也可以设置在介电层上并且通过一线路(trace)电性连接所述导通孔50的另一端(未绘示)。

在本实施例中，所述第二介电层10b的材质选择与所述第一介电层10a的材质选择相同；而所述导通孔50的形状可为等径长的直圆柱，可利用一图案化的光刻胶层以电镀沉积一金属材质后形成多个导电柱，经过压合所述第一介电层10a后覆盖所述多个导电柱以形成所述导通孔50，所述金属材质可为铜，并且所述多个导电柱的表面粗糙度(Ra)可为小于1微米，但不在此限。

请参照图3所示，本发明又一实施例的封装基板构造相似于本发明另一实施例，如图2所示，并大致沿用相同元件名称及图号，但又一实施例的差异特征在于：所述介电层10a为一多层介电层，所述电感本体20a全部位于所述多层介电层的内部，为一内嵌式电感，其中所述电感本体20a可以是由位于不同层的多个电感本体单元构成，所述多个电感本体单元通过导通孔电性连接，或是由位于同一层的一电感本体单元构成，但都是内嵌于所述多层介电层的任一内层表面上，不设置在所述封装基板构造的最外层介电层上。在本实施例中，以两层封装基板为例，所述介电层10为一多层介电层，其包含一第一介电层10a及一第二介电层10b；而所述电感本体20a嵌埋在所述封装基板构造的介电层的内层，若在三层或三层以上介电层的封装基板构造时，所述电感本体单元可选择在第二层或其他内层，并不以此例为限，在本实施例中，即所述电感本体20a设置在所述第一、第二介电层10a、10b之间。所述导通孔50贯穿所述第一介电层10a，以电性连接所述第二电感本体单元20b的一端至所述第一电感本体单元20a的一端。所述第一连接垫30a，裸露于所述上表面，并通过一导通柱50电性连接所述电感本体20a的一端或一个位置；及所述第二连接垫30b裸露于所述上表面或所述第二连接垫30b’裸露于所述下表面，并电性连接所述电感本体20a的另至少二个不同的位置，其中，所述第一连接垫30a及其中一个所述第二连接垫30b分别电性连接所述电感本体20a的两端。在本实施例中，有嵌入式电感设计的优点，可让出更多的所述基板的外表面积以提供给外表面的电子元件(如芯片等)及布线。

请参照图4所示，本发明一实施例的封装基板构造的应用立体图。在所述第一介电层10a上另置放一芯片60，所述芯片60具有数个焊垫601，所述焊垫601通过一条导线70电性连接到所述第一连接垫30a，而其他所述第二连接垫30b、30b’可供与基板上其他芯片、有源元件或无源元件选择以连接，或者所述第二连接垫30b、30b’在半导体封装体连接到电路板时，与电路板进行电性连接。

请参照图5所示，本发明另一实施例封装基板构造的应用侧面剖视图。同样在所述第一介电层10a上另设置一芯片60，所述芯片60具有数个焊垫601，所述焊垫601通过一条导线70电性连接到所述第一连接垫30a，而其他所述第二连接垫30b、30b’可供与基板上其他芯片、有源元件或无源元件选择以连接，或者所述第二连接垫30b、30b’在半导体封装体连接到电路板时，与电路板进行电性连接。

在图4及图5的实施例中，所述芯片60可以先通过一所述导线70电性连接到所述第一连接垫30a；而其他所述第二连接垫30b可供与基板上其他芯片、有源元件或无源元件选择以连接，或者所述第二连接垫30b、30b’在半导体封装体连接到电路板时，与电路板进行电性连接。通过如此的过程，可以弹性的调变所需的电感值而不需重新焊线或是改变电感设计等以节省电感重新设计并需要重新测试的成本及时间花费。

如上所述，相较于现有封装基板构造虽能嵌入于基板之中，但相对于电感值可以有弹性的调变，却无法有效达到，虽然也有已知技术通过基板上设置多个不同电感值的电感，并以一些开关以控制电感值的调变，但却需要较多的设计成本及材料成本等缺点，本发明封装基板构造通过在电感本体上设置多个位置可外接到多个连接垫，其确实可以有效提供芯片及基板或电路板上的有源/无源元件更有弹性度的电感值选择，进而提高电路设计的弹性，并提高封装基板的应用弹性，并节省电感重新设计及测试的成本。

本发明已由上述相关实施例加以描述，然而上述实施例仅为实施本发明的范例。必需指出的是，已公开的实施例并未限制本发明的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本发明的范围内。

Claims

1.一种封装基板构造，具有一上表面和一下表面，其特征在于，所述封装基板构造包含：

至少一介电层，设置于所述上表面和所述下表面之间；

一电感本体，设置于所述上表面和所述下表面之间；

至少一第一连接垫，裸露于所述上表面，并电性连接所述电感本体的一个位置；及

至少二第二连接垫，裸露于所述上表面或所述下表面，并电性连接所述电感本体的另至少二个不同的位置。

2.如权利要求1所述的封装基板构造，其特征在于：所述第一连接垫及其中一个所述第二连接垫分别电性连接所述电感本体的两端。

3.如权利要求1所述的封装基板构造，其特征在于：所述电感本体是由位于同一层的一电感本体单元构成。

4.如权利要求1所述的封装基板构造，其特征在于：所述电感本体是由位于不同层的多个电感本体单元构成，所述多个电感本体单元通过导通孔电性连接。

5.如权利要求3所述的封装基板构造，其特征在于：所述介电层为一单层介电层，所述电感本体位于所述单层介电层的一外表面。

6.如权利要求3所述的封装基板构造，其特征在于：所述介电层为一多层介电层，所述电感本体位于所述多层介电层中的一最外层介电层的一外表面。

7.如权利要求3所述的封装基板构造，其特征在于：所述介电层为一多层介电层，所述电感本体位于所述多层介电层的内部。

8.如权利要求4所述的封装基板构造，其特征在于：所述介电层为一单层介电层，所述多个电感本体单元分别位于所述单层介电层的一外表面和另一外表面上。

9.如权利要求4所述的封装基板构造，其特征在于：所述介电层为一多层介电层，所述电感本体的一部分位于所述多层介电层中的一最外层介电层的一外表面。

10.如权利要求4所述的封装基板构造，其特征在于：所述介电层为一多层介电层，所述电感本体位于所述多层介电层的内部。