CN103026466A - 形成互连结构的方法 - Google Patents

形成互连结构的方法 Download PDF

Info

Publication number
CN103026466A
CN103026466A CN201180032673XA CN201180032673A CN103026466A CN 103026466 A CN103026466 A CN 103026466A CN 201180032673X A CN201180032673X A CN 201180032673XA CN 201180032673 A CN201180032673 A CN 201180032673A CN 103026466 A CN103026466 A CN 103026466A
Authority
CN
China
Prior art keywords
feature structure
substrate
depositing operation
top surface
steps
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201180032673XA
Other languages
English (en)
Other versions
CN103026466B (zh
Inventor
李靖珠
邓贤明
龚则敬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of CN103026466A publication Critical patent/CN103026466A/zh
Application granted granted Critical
Publication of CN103026466B publication Critical patent/CN103026466B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/04—Coating on selected surface areas, e.g. using masks
    • C23C14/046—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3435—Applying energy to the substrate during sputtering
    • C23C14/345—Applying energy to the substrate during sputtering using substrate bias
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3492—Variation of parameters during sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76882—Reflowing or applying of pressure to better fill the contact hole

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Organic Chemistry (AREA)
  • Mechanical Engineering (AREA)
  • Materials Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

本发明提供一种形成互连结构的方法。在一些实施例中，在衬底上形成互连结构的方法可包括：通过第一沉积工艺而在衬底的顶表面上和在特征结构的一或多个表面上沉积材料，所述特征结构设置于衬底中，所述第一沉积工艺以在所述顶表面上较快的速率而在所述特征结构的底表面上较慢的速率而沉积所述材料；通过第二沉积工艺而在衬底的顶表面上和在所述特征结构的一或多个表面上沉积材料，所述第二沉积工艺以在所述特征结构的底表面上较快的速率而在所述衬底的顶表面上较慢的速率而沉积所述材料；以及加热所沉积的材料以朝向特征结构的底表面吸引所沉积的材料，而使所沉积的材料至少部分地填充特征结构。

Description

形成互连结构的方法
技术领域
本发明的实施例大体而言涉及处理衬底的方法，尤指涉及形成互连结构的方法。
背景技术
随着半导体器件的临界尺寸(critical dimension)不断地缩小，需要更精确的处理使得实现更小尺寸的功能器件。举例来说，发明人发现结构(如通孔、沟槽、双镶嵌结构或其它具有高深宽比(如特征的高度与宽度的比例高于约4:1)及/或临界尺寸为低于约20nm的结构)通常在传统处理期间，并未被充分地金属化。举例来说，发明人发现方法(诸如物理气相沉积方法或类似方法)无法在结构的下方部分(诸如通孔或沟槽的底表面)上达到金属的适量沉积，导致在结构中的空隙或其它缺陷。这类缺陷可能会导致器件的失效。
因此，发明人提供了形成互连结构的改进方法。
发明内容
在此提供形成互连结构的方法。在一些实施例中，一种在衬底上形成互连结构的方法可包括：通过第一沉积工艺而在衬底的顶表面上及在特征结构的一或多个表面上沉积材料，特征结构设置于衬底中，第一沉积工艺以在特征结构的顶表面上较快的速率而在特征结构的底表面上较慢的速率而沉积材料；通过第二沉积工艺而在衬底的顶表面上及在特征结构的一或多个表面上沉积材料，第二沉积工艺以在特征结构的底表面上较快的速率而在衬底的顶表面上较慢的速率而沉积材料；以及加热所沉积的材料以朝向特征结构的底表面吸引所沉积的材料，而使所沉积的材料至少部分地填充特征结构。在一些实施例中，前述的选择性沉积及加热工艺可重复，直到特征结构被所沉积的材料填满。
在一些实施例中，一种在设置于衬底中的特征结构中形成一层的方法，所述方法可包括以下步骤：通过第一沉积工艺而在衬底的顶表面上及在特征结构内沉积材料，所述特征结构设置于衬底中；通过第二沉积工艺而继续在衬底的顶表面上及特征结构内沉积材料，其中第一沉积工艺或第二沉积工艺之一以在衬底的顶表面上较快的速率而在特征结构的底表面上较慢的速率而沉积材料，且其中第一沉积工艺或第二沉积工艺的另外之一以在特征结构的底表面上较快的速率而在衬底的顶表面上较慢的速率而沉积材料；以及加热所沉积的材料以朝向特征结构的底表面吸引所沉积的材料，而使所沉积的材料至少部分地填充特征结构。
在一些实施例中，可提供有一种计算机可读媒体，所述计算机可读媒体具有多个指令储存于所述计算机可读媒体上，当通过处理器执行所述多个指令时，所述多个指令使得处理腔室执行在此所述的方法的任一方法。本发明的其它及进一步的实施例将在下文描述。
附图简单说明
可通过参考描绘于附图中的本发明示例性实施例，而理解本发明的实施例，其中所述本发明的实施例简要概述如上且在下文中详细讨论。然而，应注意，附图仅示出本发明的典型实施例且因此不应被视为对本发明的范围的限制，这是因为本发明可允许其它等效的实施例。
图1描绘依据本发明一些实施例的形成互连结构的方法的流程图。
图2描绘依据本发明一些实施例的互连结构的制造阶段图。
图3描绘依据本发明一些实施例的处理腔室的概要截面图。
为便于理解，尽可能地使用相同的元件符号来指定各图中共享的相同元件。这些图并未按尺寸绘制且为了清晰起见而简化。需考虑，一个实施例的元件及特征结构可有益地结合入其它实施例中而无须进一步叙述。
具体描述
在此公开形成互连结构的方法。本发明方法有益于促进特征结构(如通孔或沟槽)的金属化，而在特征结构内产生有限的或不产生空隙或缺陷。本发明方法特别有用于对具有高深宽比(如约4:1或以上)及/或临界尺寸为约22nm或更低的特征结构进行金属化。
图1描绘依据本发明一些实施例的形成互连结构的方法100的流程图。下面依据如图2A至图2E中描绘的，在衬底200中制造特征结构202(如互连结构)的阶段来描述所述方法100。如图2A中描绘的，设置于衬底200的顶表面204的特征结构202仅作为代表例，也可依据在此所提供的教导而填充具有其它几何形状的特征结构。举例来说，特征结构200可为沟槽、通孔、双镶嵌结构或可使用以下所讨论的发明方法而用金属填充的任何合适结构。此外，衬底可为任何适合的衬底，诸如包含硅(Si)或任何适合用于特征结构的金属化的衬底。衬底可包含设置于衬底上的一或多个附加层，诸如介电层、导电层、阻挡层或类似物。举例来说，在一些实施例中，衬底可包含设置于衬底上及/或设置于衬底中的特征结构内的阻挡层或其它层(图2A中以虚线显示的顶层201)。此类层的例子可包含、但不限于由钛(Ti)、钽(Ta)、钴(Co)、钌(Ru)或类似物或上述的结合而形成的层。
方法100始于步骤102，步骤102为通过第一沉积工艺而在顶表面204上及特征结构202的一或多个表面上沉积材料，所述第一沉积工艺以在顶表面204上较快的速率而在特征结构202的一或多个表面上较慢的速率而沉积材料(如，第一沉积工艺对于在顶表面204上的沉积具有较大的选择性)。举例来说，材料可沉积于顶表面204上，及特征结构的侧壁206及底表面208上，以形成所沉积材料的第一层210，如图2B中所示。由于第一沉积工艺的选择性，相较于特征结构202内的一或多个区域(如于侧壁206、底表面208上或两者上)而言，设置在顶表面上204的区域中的第一层210可以较厚。
如图2B中所示，第一沉积工艺(如物理气相沉积工艺)可配置成选择性地沉积材料于衬底200的顶表面204，而不沉积材料于特征结构202的侧壁206及底表面208上。相较于沉积在顶表面204上的第一层210的部分而言，侧壁206及底表面208可能覆盖有较少厚度的所沉积的材料，如图2B中所示，或特征结构的侧壁206及底表面208的部分可能于覆盖中具有间隙或完全未覆盖所沉积材料。举例来说，对具有高深宽比(如特征结构长度对宽度的比例为约4:1或更高)及/或临界尺寸为约22nm或更低的特征结构而言，使用第一沉积工艺时这类特征结构的下方部分(如，侧壁的下方部分或底表面)的覆盖可能是有限的。
第一沉积工艺可在物理气相沉积腔室中执行，所述物理气相沉积腔室诸如为以下所讨论、参考图3的处理腔室300。第一沉积工艺可包括：提供第一RF偏压功率至衬底200，举例来说，使得从处理腔室300的靶材306溅射出来的材料选择性地沉积于衬底200的顶表面204上。举例来说，第一RF偏压功率可由RF偏压源362所提供，所述RF偏压源362耦接处理腔室300的衬底支撑基座302，如图3所描绘且如下所讨论。第一RF偏压功率可为从约60W至约400W的范围。此外，第一RF偏压功率可以约13.56MHz的频率而提供。第一沉积工艺可具有选择性，顶表面204与底表面208的选择性比值为约大于1.0，或从约1.0至约0.75。在一些实施例中，在第一沉积工艺期间，在处理腔室内的压力可从约0.5mTorr至约0.1mTorr。在一些实施例中，在第一沉积工艺期间，衬底的温度可维持在低于约100摄氏度，举例来说从约-20摄氏度至低于约75摄氏度。然而，温度可依据下层的组成而变化，在第一沉积工艺中材料被沉积在所述下层上。
在步骤104中，通过第二沉积工艺在顶表面204上及特征结构202的侧壁206及底表面208上沉积材料，所述第二沉积工艺以在特征结构202的底表面208上较快的速率而在顶表面204上较慢的速率而沉积材料(如，第二沉积工艺对于沉积于特征结构202的底表面208上具有较大的选择性)。举例来说，在图2C所示的实施例中，材料沉积于第一层210和未由第一层210所覆盖的侧壁206及底表面208的暴露部分上，以形成第二层212。因为第一沉积工艺在底表面208上的第一层210的不均匀沉积，设置于特征结构202的底表面208上的第一及第二层210及212的部分可能不均匀。
此外，描述于步骤102及104中的工艺可以任一种顺序而执行。因此，在一些实施例中(图未示)，可使用第二沉积工艺而在顶表面204上及特征结构的侧壁206及底表面208上沉积材料，以在顶表面204及特征结构202的侧壁206及底表面208上形成第二层212，接着使用第一沉积工艺而将第一层210设置于第二层212上。然而，如图2A至图2E所示的制造步骤中所描绘的，第一层210沉积于顶表面204及特征结构202的侧壁206及/或底表面208的至少部分处，且接着于第一层210上沉积第二层212。在这些实施例中，在执行第二沉积工艺前，顶表面204及特征结构202的角落可通过由第一沉积工艺所沉积的材料而保护。
用以在顶表面204上及特征结构202中沉积材料的第二沉积工艺可在物理沉积腔室中执行，所述腔室诸如为以下所讨论，参考图3的处理腔室300。第二沉积工艺可包括：提供第二RF偏压功率至衬底200，举例来说，使得从处理腔室300的靶材306溅射出来的材料选择性地沉积于特征结构202的底表面208上。在一些实施例中，第二RF偏压功率大于第一RF偏压功率。例如，第二RF偏压功率可由RF偏压源362所提供，所述RF偏压源362耦接处理腔室300的衬底支撑基座302，如图3所描绘且如下所讨论。第二RF偏压功率可为从约600W至约1400W的范围。此外，第二RF偏压功率可以约13.56MHz的频率而提供。第二沉积工艺可具有选择性，顶表面204与底表面208的选择性比值小于约1，且在一些实施例中，从约0.1至低于0.6的范围。在一些实施例中，在第二沉积工艺期间，处理腔室内的压力可从约0.5mTorr至0.1mTorr。在一些实施例中，在第二沉积工艺期间，衬底的温度可维持在低于约100摄氏度，举例来说从约-20摄氏度至约75摄氏度。然而，温度可依据于下层的组成而变化，在第二沉积工艺中材料被沉积在所述下层上。
在步骤106中，沉积于第一及第二沉积层210、212中的材料可被加热或退火，以吸引所沉积材料进入特征结构202(例如，经由毛细现象)，如图2D中所示。第一及第二沉积层210、212的材料可为相同材料，于是第一及第二层210、212以单一层214而示出，单一层214被吸引进入特征结构202，如图2D中所示。举例来说，在一些实施例中，以第一沉积工艺(描述于步骤102)沉积的材料(如，第一材料)包括铜，或在一些实施例中，以第一沉积工艺沉积的材料实质上由铜组成。在一些实施例中，以第二沉积工艺(描述于步骤104)沉积的材料(如，第二材料)包括铜，或在一些实施例中，以第二沉积工艺沉积的材料实质上由铜组成。此外，材料(如，第一材料及第二材料)可为用于形成互连结构的任何适合材料，诸如铝(Al)、铜合金或锗-锑-碲合金(GST)或类似物或上述的组合。
在步骤106的加热工艺可在处理腔室300中执行，以加热衬底200并促进层214回流(reflow)至特征结构202内。在一些实施例中，可使用如设置在衬底支撑基座302中的加热器，或提供能量至衬底(直接地或间接地)以加热衬底200的辐射灯(图未示)来加热衬底200。替代地，加热工艺可以在独立于处理腔室300的加热装置中而执行。加热装置可为分离的处理腔室，所述分离的处理腔室被构造成以加热衬底至所需温度，且所述分离的处理腔室可为独立处理腔室，或所述分离的处理腔室可经由组合工具的传送腔室而连接至处理腔室300(图未示)。
加热工艺可以在约150摄氏度至约400摄氏度的温度下而执行。如图2D中所示，加热层214可促进沉积层214回流至特征结构202内。举例来说，因层214的材料被吸引进入特征结构202，层214的一或多个第一部分216可比层214的第二部分218薄，其中第一部分216设置于邻近特征结构202的衬底上，且第二部分218设置于特征结构202的底部208上。一旦完成加热工艺后，特征结构202的底表面208可覆盖有沉积材料。在一些实施例中，层214于底表面208上的厚度可比层214于其它位置处的厚度厚，所述其它位置诸如特征结构202的侧壁上及/或邻近特征结构202的衬底表面上。在一些实施例中，如图2D中所示，层214可在底表面208上实质上均匀。
在一些实施例中，在步骤106的加热工艺后，可有选择性的第三沉积工艺，以在层214上沉积一层材料。第三沉积工艺可为低能沉积工艺，诸如低温及低偏压功率沉积工艺，所述低温及低偏压功率沉积工艺使用如前所述用于步骤102的第一沉积工艺的类似条件而执行。如在此所使用，低能沉积工艺以低温执行且具有低偏压功率，诸如如上所公开的与步骤102的第一沉积工艺有关的示例性条件。
一旦完成步骤106的加热工艺及选择性的第三沉积工艺后，方法100可继续进行以用沉积材料填充所述特征结构202。在一些实施例中，举例来说，特征结构202可用沉积材料填充直到与衬底200的顶表面204约成相同水平，如图2E中所示。举例来说，如在步骤108所示的假想步骤中，特征结构202可通过重复一或多个第一及第二沉积工艺及加热工艺(如方法100的步骤102-106中所述)而填充，直到特征结构202被填满。举例来说，第一沉积工艺、第二沉积工艺及加热工艺可重复一或数遍。替代地，第一及第二沉积工艺及加热工艺可重复到足以将特征结构202填充至一水平的次数，使得深宽比或临界尺寸不再为重要考虑。接着，第一工艺及加热工艺可继续使用，直到特征结构202完全地被填满。
替代地，一旦完成步骤106的加热工艺，层214可为充分覆盖特征结构202的表面的晶种层，使得可应用其它填充技术。举例来说，可使用化学气相沉积工艺或类似工艺以完成将特征结构202填充至衬底200的顶表面204的水平面。
此外，当特征结构202通过任何如上所述的方法而填充时，特征结构202可填充至衬底的顶表面204的水平面上，且/或，举例来说，由层214的沉积材料可保留在衬底200的顶表面204上。因此，可使用诸如在酸性溶液中的湿式清洁、化学机械抛光或类似方法的技术以从顶表面204移除多余的沉积材料，使得特征结构被沉积材料填充且沉积材料达到约与顶表面204相同的水平面。
图3描绘依据本发明一些实施例的物理气相沉积腔室(处理腔室300)的概要截面图。合适的PVD腔室的例子包括
Figure BDA00002680535100071
Plus及SIP
Figure BDA00002680535100072
PVD处理腔室(两者都可由美国加州的应用材料公司而市售取得。其它可由应用材料公司或其它制造商取得的处理腔室也可受益于在此所公开的发明装置。
处理腔室300包含衬底支撑基座302及溅射源(诸如靶材306)，衬底支撑基座302用以容纳衬底304于衬底支撑基座302上。衬底支撑基座302可位于接地的包围壁内，所述接地的包围壁可为腔室壁308(如图示)或接地屏蔽(图示接地屏蔽340覆盖在靶材306上方的腔室300的至少一些部分。在一些实施例中，接地屏蔽340也可延伸至靶材下，以围绕基座302)。
在一些实施例中，处理腔室包含用以耦接RF及DC能量至靶材306的馈送结构。馈送结构为一种用以将RF及DC能量耦接至靶材或耦接至包含靶材的组件的装置(如在此所述的装置)。馈送结构的第一端可耦接至RF功率源318及DC功率源320，RF功率源318及DC功率源320可分别被使用以提供RF及DC能量至靶材306。举例来说，DC功率源320可使用以施加负电压或偏压至靶材306。在一些实施例中，由RF功率源318所供应的RF能量可从约2MHz至约60MHz的频率的范围，或举例来说，可使用非限制性的频率，诸如2MHz、13.56MHz、27.12MHz或60MHz。在一些实施例中，可提供多个RF功率源(两个或更多个)以提供多个上述频率的RF能量。馈送结构可由合适的导电材料而制造，以从RF功率源318及DC功率源320传导RF及DC能量。
在一些实施例中，馈送结构可具有合适的长度，以促进各RF及DC能量围绕馈送结构的周边实质上均匀分配。举例来说，在一些实施例中，馈送结构可具有约1英寸至约12英寸之间，或约4英寸的长度。在一些实施例中，主体可具有至少约1:1的长度与内径的比例。提供至少1:1或更长比例提供了从馈送结构更均匀的RF传送(也即，RF能量在馈送结构周围更均匀分配，以使RF接近耦接至馈送结构的真正中心点)。馈送结构的内径可尽可能的小，例如，从约1英寸至约6英寸，或直径约4英寸。提供较小的内径促进改善长度与内径(ID)的比例，且不增加馈送结构的长度。
馈送结构的第二端可耦接至源分配板322。源分配板包含孔324，所述孔324设置成穿过源分配板322，且所述孔324与馈送结构的中央开口对准。源分配板322可由合适的导电材料制成，以从馈送结构传导RF及DC能量。
源分配板322可经由传导构件325而耦接至靶材306。传导构件325可为具有第一端326的管状构件，所述第一端326耦接至邻近源分配板322的外围边缘、源分配板322的面对靶材的表面328。传导构件325还包含第二端330，所述第二端330耦接至邻近靶材306的外围边缘、靶材306的面对源分配板的表面332(或耦接至靶材306的背板346)。
空腔334可由导电构件325的面对内侧的壁、源分配板322的面对靶材的表面328及靶材306的面对源分配板的表面332而限定。空腔334经由源分配板322的孔324而流体地耦接至主体的中央开口。空腔334及主体的中央开口可使用以至少部分地围绕可转动磁电管组件336的一或多个部分，如图3所示且如下进一步叙述。在一些实施例中，空腔可至少部分地填充有诸如水(H20)或类似物的冷却流体。
可提供接地屏蔽340以覆盖处理腔室300的盖体的外侧表面。接地屏蔽340可耦接至地面，举例来说，经由腔室主体的接地连接而耦接至地面。接地屏蔽340具有中央开口，以允许馈送结构通过接地屏蔽340而与源分配板322耦接。接地屏蔽340可包括任何合适的导电材料，诸如铝、铜或类似物。提供绝缘间隙339于接地屏蔽340与分配板322的外侧表面之间、接地屏蔽340与导电构件325之间、及接地屏蔽340与靶材306(及/或背板346)之间，以防止RF及DC能量被直接引导至地面。绝缘间隙可填充有气体或其它合适的介电材料，诸如陶瓷、塑料或类似物。
在一些实施例中，接地环可绕着馈送结构的主体及下方部分而设置。接地环与接地屏蔽340耦接，且所述接地环可以为接地屏蔽340的整体部分或为与接地屏蔽耦接的分离部分，以提供馈送结构的接地。接地环可由合适的导电材料而制成，所述导电材料诸如铝或铜。在一些实施例中，设置于接地环的内径与馈送结构的主体的外径之间的间隙可保持为最小值且正好足以提供电性绝缘。间隙可填充有绝缘材料(如塑料或陶瓷)或可为气隙。接地环防止RF馈送(如，电馈送205，将如下讨论)与主体之间的串扰，由此改善等离子体及处理的均匀性。
绝缘板338可设置于源分配板322与接地屏蔽340之间，以防止RF及DC能量被直接引导至地面。绝缘板338具有中央开口，以允许馈送结构通过绝缘板338且耦接至源分配板322。绝缘板338可包括合适的介电材料，诸如陶瓷、塑料或类似物。替代地，可提供气隙以取代绝缘板338。在提供气隙以取代绝缘板的实施例中，接地屏蔽340可充分地结构坚固，以支持放置于接地屏蔽340上的任何部件。
靶材106可经由介电绝缘件344而被支撑于接地导电铝转接器342上。靶材306包括在溅射期间待沉积于衬底304上的材料，诸如金属或金属氧化物。在一些实施例中，背板346可耦接至靶材306的面对源分配板的表面332。背板346可包括导电材料，诸如铜-锌、铜-铬或与靶材相同的材料，使得RF及DC功率可经由背板346而耦接至靶材306。替代地，背板346可为不导电且包含多个导电元件(图未示)，诸如电馈通件或类似物，以将靶材306的面对源分配板的表面332耦接至导电构件325的第二端330。举例来说，可包含背板346以改善靶材306的结构稳定性。
衬底支撑基座302具有面对靶材306的主表面的材料容纳表面，并且衬底支撑基座302支撑待在平面位置中溅镀的衬底304，所述平面位置与靶材306的主表面相对。衬底支撑基座302可支撑衬底304于处理腔室300的中央区域348中。中央区域348定义为于处理期间位于衬底支撑基座302上方的区域(例如，当在处理位置时，介于靶材306与衬底支撑基座302之间)。
在一些实施例中，衬底支撑基座302可经由连接至底部腔室壁352的波纹管(bellow)350而垂直移动，以允许衬底304经由位于处理腔室300的下方部分中的负载锁定阀(图未示)而被传送至衬底支撑基座302上，并接着被升举至沉积或处理位置。可从气源354经由质流控制器356供应一或多种处理气体至腔室300的下方部分。可提供排气口358，并且排气口经由阀360而耦接至泵(图未示)，以排空处理腔室300的内部，并便于维持处理腔室300内部的所需压力。
RF偏压功率源362可耦接至衬底支撑基座302，以在衬底304上感生负DC偏压。此外，在一些实施例中，负DC自偏压可在处理期间形成于衬底304上。举例来说，由RF偏压功率源362所供应的RF功率可为从约2MHz至约60MHz的频率的范围，例如，可使用非限制性的频率诸如2MHz、13.56MHz或60MHz。在其它应用中，衬底支撑基座302可接地或保持电性浮置。举例来说，电容调谐器364可耦接至衬底支撑基座，以调整于衬底上304的电压，以用于不希望RF偏压功率时的应用。
可转动磁电管组件336可位于邻近靶材306的背表面(如，面对源分配板的表面332)处。可转动磁电管组件336包含由底板368所支撑的多个磁铁366。底板368连接至转动轴370，所述转动轴370与腔室300及衬底304的中心轴同轴。马达372可耦接至转动轴370的上端，以驱使磁电管组件336转动。磁铁366在腔室300内产生磁场，磁场大致上平行且接近靶材306的表面，以捕获电子并增加局部等离子体密度，进而增加溅射率。磁铁366于腔室300的顶端周围产生电磁场，且磁铁366转动以转动电磁场，所述电磁场影响工艺的等离子体密度，而更均匀地溅射靶材306。举例来说，转动轴370可以每分钟约0至约150转而转动。
在一些实施例中，腔室300可进一步包含处理套件屏蔽374，所述处理套件屏蔽374具有面对中央区域348的内侧表面380。在一些实施例中，处理套件屏蔽374可连接至转接器342的突出部分376。转接器342接着被密封并接地至腔室壁308，腔室壁308为铝。一般来说，处理套件屏蔽374沿着转接器342的壁及腔室壁308而向下延伸，直到衬底支撑基座302的顶表面下，且向上回转直到抵达衬底支撑基座302的顶表面(如，在底部处形成U形部分384)。替代地，处理套件屏蔽的最底部部分不必要为U形部分384，且可为任何合适的形状。当衬底支撑基座302位于衬底支撑基座302的较低、负载位置时，盖环386安置在处理套件屏蔽374的向上延伸凸缘388的顶端，当衬底支撑基座302位于衬底支撑基座302的较高、沉积位置时，盖环386安置在衬底支撑基座302的外侧边缘，以保护衬底支撑基座302而不受到溅射沉积。可使用额外的沉积环(图未示)以屏蔽衬底304的外围免于沉积。
在一些实施例中，磁铁390可设置环绕于腔室300，磁铁390用以选择性地提供介于衬底支撑基座302与靶材306之间的磁场。举例来说，如图3中所示，磁铁390可设置环绕于腔室壁308的外侧，当衬底支撑基座302位于处理位置时，磁铁390恰位于衬底支撑基座302上方的区域中。在一些实施例中，磁铁390可额外地或替代地设置于其它位置，如邻近转接器342处。磁铁390可为电磁铁并可耦接至功率源(图未示)，以控制由电磁铁所产生的磁场强度。
控制器310可被提供并耦接至处理腔室300的各种部件，以控制处理腔室300的各种部件的操作。控制器310包含中央处理单元(CPU)312、存储器314及支持电路316。控制器310可直接控制处理腔室300，或经由与特定处理腔室及/或支撑系统部件连接的计算机(或控制器)而控制处理腔室300。控制器310可为任何形式的通用目的计算机处理器的一种，通用目的计算机处理器可在工业设置中使用，以控制各种腔室和子处理器。控制器310的存储器或计算机可读媒体314可为本地或远程的一或多个易于获得的存储器，诸如随机存取存储器(RAM)、只读存储器(ROM)、磁盘、硬盘、光储存媒体(如光盘或数字化视频光盘)、闪存驱动装置或任何其它形式的数字存储器。支持电路316耦接至CPU 312，支持电路316用于以传统方式支持处理器。这些电路包含缓存、电源供应器、时钟电路、输入/输出电路及子系统及类似物。在此所述的发明方法可存储在存储器314中，作为软件例行程序，所述软件例行程序可被执行或可被调用而以在此所述的方式来控制处理腔室300的操作。软件例行程序也可由第二CPU(图未示)而来储存及/或执行，其中所述第二CPU位于远离由CPU 312所控制的硬件处。
因此，已在此公开了形成互连结构的方法。本发明方法有益于使用金属化技术(诸如物理气相沉积或类似技术)而金属化特征结构(诸如通孔或沟槽)，同时限制了在所形成的特征结构中的空隙或缺陷的形成。
尽管前述针对本发明的实施例，可设想出本发明的其它或进一步的实施例，且不背离本发明的基本范围。

Claims (15)

1.一种在衬底上形成互连结构的方法，所述方法包括以下步骤：
(a)通过第一沉积工艺而在所述衬底的顶表面上和在特征结构的一或多个表面上沉积材料，所述特征结构设置于所述衬底中，所述第一沉积工艺以在所述顶表面上较快的速率而在所述特征结构的底表面上较慢的速率而沉积所述材料；
(b)通过第二沉积工艺而在所述衬底的所述顶表面上和在所述特征结构的一或多个表面上沉积所述材料，所述第二沉积工艺以在所述特征结构的所述底表面上较快的速率而在所述衬底的所述顶表面上较慢的速率而沉积所述材料；以及
(c)加热所沉积的所述材料以朝向所述特征结构的所述底表面吸引所沉积的所述材料，而使所沉积的所述材料至少部分地填充所述特征结构。
2.如权利要求1的方法，所述方法进一步包括以下步骤：
(d)重复(a)至(c)步骤，直到所述特征结构被所沉积的所述材料填满。
3.如权利要求1的方法，其中(b)步骤进一步包括以下步骤：在所述第一沉积工艺期间，以第一RF偏压功率而偏压所述衬底，且其中(c)步骤进一步包括以下步骤：在所述第二沉积工艺期间，以第二RF偏压功率而偏压所述衬底，其中所述第二RF偏压功率大于所述第一RF偏压功率。
4.如权利要求1的方法，其中(a)步骤进一步包括以下步骤：在所述顶表面上和所述特征结构的一或多个表面上选择性地沉积所述材料，以形成第一层，所述第一层至少部分地覆盖所述顶表面和所述特征结构的一或多个表面，且其中(b)步骤进一步包括以下步骤：在所述第一层上和在所述顶表面和所述特征结构的一或多个表面的剩余暴露表面上选择性地沉积所述材料；或者
其中(b)步骤进一步包括以下步骤：在所述顶表面上和所述特征结构的一或多个表面上选择性地沉积所述材料，以形成第一层，所述第一层至少部分地覆盖所述顶表面和所述特征结构的所述一或多个表面，且其中(a)步骤进一步包括以下步骤：在所述第一层上和在所述顶表面和所述特征结构的所述一或多个表面的剩余暴露表面上选择性地沉积所述材料。
5.如权利要求1的方法，其中所述第一沉积工艺具有选择性，所述顶表面与所述底表面的选择性比值为大于约1.0，并且其中所述第二沉积工艺具有选择性，所述顶表面与所述底表面的选择性比值为小于约1.0。
6.如权利要求1的方法，其中(c)步骤进一步包括以下步骤：
以从约150摄氏度至约400摄氏度的温度加热所沉积的所述材料。
7.如权利要求1的方法，所述方法进一步包括以下步骤：
(d)在(c)步骤之后重复所述第一沉积工艺；以及
(e)将所述特征结构的剩余部分用导电材料填充。
8.如权利要求1的方法，其中所述材料为铜、铜合金、铝或锗-锑-碲合金的一种或多种。
9.如权利要求1的方法，其中在步骤(c)的加热后，所述特征结构的所述底表面覆盖有一层所沉积的所述材料。
10.如权利要求9的方法，其中在所述底表面上的所述层的厚度比在所述特征结构的多个侧壁上及邻近所述特征结构的所述衬底的表面上的层的厚度厚。
11.如权利要求9的方法，其中在所述底表面上的所述层为实质上均匀的。
12.一种在设置于衬底中的特征结构中形成一层的方法，所述方法包括以下步骤：
(a)通过第一沉积工艺而在所述衬底的顶表面上和在特征结构内沉积材料，所述特征结构设置于所述衬底中；
(b)通过第二沉积工艺而继续在所述衬底的所述顶表面上和在所述特征结构内沉积所述材料，其中所述第一沉积工艺或所述第二沉积工艺之一以在所述衬底的所述顶表面上较快的速率而在所述特征结构的底表面上较慢的速率而沉积所述材料，且其中所述第一沉积工艺或所述第二沉积工艺的另外之一以在所述特征结构的所述底表面上较快的速率而在所述衬底的所述顶表面上较慢的速率而沉积所述材料；以及
(c)加热所沉积的所述材料以朝所述特征结构的所述底表面吸引所沉积的所述材料，而使所沉积的所述材料至少部分地填充所述特征结构。
13.如权利要求12的方法，所述方法进一步包括以下步骤：
重复(a)至(c)步骤，直到所述特征结构被所沉积的所述材料填满；或者
重复(a)至(c)步骤，直到所沉积的所述材料的一层形成在所述特征结构内，并且通过电镀而在所述层上沉积所述材料，直到所述特征结构被所沉积的所述材料填满。
14.如权利要求12的方法，所述方法进一步包括以下步骤：
(d)重复(a)至(c)步骤，直到所沉积的所述材料的一层形成在所述特征结构内；
(e)使用低能沉积工艺而在由步骤(d)所产生的所沉积的所述材料的所述层上沉积所述材料；以及
(f)通过电镀而在所述层上沉积所述材料，直到所述特征结构被所沉积的所述材料填满。
15.一种计算机可读媒体，所述计算机可读媒体具有多个指令储存在所述计算机可读媒体上，当通过处理器执行所述多个指令时，所述多个指令使得处理腔室执行如权利要求1至14任一项中所述的方法。
CN201180032673.XA 2010-06-09 2011-06-07 形成互连结构的方法 Active CN103026466B (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US35317510P 2010-06-09 2010-06-09
US61/353,175 2010-06-09
US13/153,992 US8841211B2 (en) 2010-06-09 2011-06-06 Methods for forming interconnect structures
US13/153,992 2011-06-06
PCT/US2011/039414 WO2011156349A2 (en) 2010-06-09 2011-06-07 Methods for forming interconnect structures

Publications (2)

Publication Number Publication Date
CN103026466A true CN103026466A (zh) 2013-04-03
CN103026466B CN103026466B (zh) 2016-04-27

Family

ID=45096564

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180032673.XA Active CN103026466B (zh) 2010-06-09 2011-06-07 形成互连结构的方法

Country Status (5)

Country Link
US (1) US8841211B2 (zh)
KR (1) KR101600995B1 (zh)
CN (1) CN103026466B (zh)
TW (1) TWI539553B (zh)
WO (1) WO2011156349A2 (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105088151A (zh) * 2014-04-15 2015-11-25 北京北方微电子基地设备工艺研究中心有限责任公司 衬底上的孔隙沉积工艺及半导体加工设备
CN106463396A (zh) * 2014-02-05 2017-02-22 应用材料公司 防止铜扩散的电介质/金属阻挡体集成

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012039932A2 (en) 2010-09-21 2012-03-29 Applied Materials, Inc. Methods for forming layers on a substrate
US20140117550A1 (en) * 2012-10-29 2014-05-01 International Business Machines Corporation Semiconductor device including an insulating layer, and method of forming the semiconductor device
US9644262B2 (en) * 2013-03-15 2017-05-09 Applied Materials, Inc. Self-centering process shield
US10014179B2 (en) 2015-02-13 2018-07-03 Applied Materials, Inc. Methods for forming cobalt-copper selective fill for an interconnect
US9633839B2 (en) * 2015-06-19 2017-04-25 Applied Materials, Inc. Methods for depositing dielectric films via physical vapor deposition processes
US10438846B2 (en) * 2017-11-28 2019-10-08 Taiwan Semiconductor Manufacturing Co., Ltd. Physical vapor deposition process for semiconductor interconnection structures
US11289329B2 (en) 2019-05-03 2022-03-29 Applied Materials, Inc. Methods and apparatus for filling a feature disposed in a substrate
US11222816B2 (en) 2020-06-16 2022-01-11 Applied Materials, Inc. Methods and apparatus for semi-dynamic bottom up reflow

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645281A (ja) * 1992-06-26 1994-02-18 Sony Corp 配線形成方法及び半導体装置、及びこれに用いることができるスパッタ方法及びスパッタ装置
US20040094838A1 (en) * 2002-11-19 2004-05-20 Jung-Hun Seo Method for forming metal wiring layer of semiconductor device
US20050263890A1 (en) * 2004-05-25 2005-12-01 Han Sung-Ho Methods of forming metal-nitride layers in contact holes and layers so formed
CN101643891A (zh) * 2008-08-05 2010-02-10 吉和林 用pvd法进行纳米级通孔填充铝的装置和工艺方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950009934B1 (ko) * 1992-09-07 1995-09-01 삼성전자주식회사 반도체 장치의 배선층 형성방법
US5789317A (en) 1996-04-12 1998-08-04 Micron Technology, Inc. Low temperature reflow method for filling high aspect ratio contacts
US6174811B1 (en) 1998-12-02 2001-01-16 Applied Materials, Inc. Integrated deposition process for copper metallization
US5976327A (en) * 1997-12-12 1999-11-02 Applied Materials, Inc. Step coverage and overhang improvement by pedestal bias voltage modulation
US5981382A (en) * 1998-03-13 1999-11-09 Texas Instruments Incorporated PVD deposition process for CVD aluminum liner processing
US6184137B1 (en) 1998-11-25 2001-02-06 Applied Materials, Inc. Structure and method for improving low temperature copper reflow in semiconductor features
US6398929B1 (en) * 1999-10-08 2002-06-04 Applied Materials, Inc. Plasma reactor and shields generating self-ionized plasma for sputtering
KR20010046538A (ko) 1999-11-12 2001-06-15 윤종용 반도체 장치의 비아 콘택 형성 방법
US20050151263A1 (en) * 2004-01-08 2005-07-14 Fujitsu Limited Wiring structure forming method and semiconductor device
JP2006148074A (ja) * 2004-10-19 2006-06-08 Tokyo Electron Ltd 成膜方法及びプラズマ成膜装置
US7396755B2 (en) * 2005-05-11 2008-07-08 Texas Instruments Incorporated Process and integration scheme for a high sidewall coverage ultra-thin metal seed layer
JP5023505B2 (ja) * 2006-02-09 2012-09-12 東京エレクトロン株式会社 成膜方法、プラズマ成膜装置及び記憶媒体
US7618888B2 (en) * 2006-03-24 2009-11-17 Tokyo Electron Limited Temperature-controlled metallic dry-fill process
US7824743B2 (en) * 2007-09-28 2010-11-02 Applied Materials, Inc. Deposition processes for titanium nitride barrier and aluminum
JP2008045219A (ja) * 2007-10-22 2008-02-28 Canon Anelva Corp リフロースパッタリング方法及びリフロースパッタリング装置
US20090194875A1 (en) * 2008-01-31 2009-08-06 International Business Machines Corporation HIGH PURITY Cu STRUCTURE FOR INTERCONNECT APPLICATIONS
US7964504B1 (en) * 2008-02-29 2011-06-21 Novellus Systems, Inc. PVD-based metallization methods for fabrication of interconnections in semiconductor devices
JP2011091242A (ja) * 2009-10-23 2011-05-06 Elpida Memory Inc 半導体装置の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0645281A (ja) * 1992-06-26 1994-02-18 Sony Corp 配線形成方法及び半導体装置、及びこれに用いることができるスパッタ方法及びスパッタ装置
US20040094838A1 (en) * 2002-11-19 2004-05-20 Jung-Hun Seo Method for forming metal wiring layer of semiconductor device
US20050263890A1 (en) * 2004-05-25 2005-12-01 Han Sung-Ho Methods of forming metal-nitride layers in contact holes and layers so formed
CN101643891A (zh) * 2008-08-05 2010-02-10 吉和林 用pvd法进行纳米级通孔填充铝的装置和工艺方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106463396A (zh) * 2014-02-05 2017-02-22 应用材料公司 防止铜扩散的电介质/金属阻挡体集成
CN106463396B (zh) * 2014-02-05 2020-03-10 应用材料公司 防止铜扩散的电介质/金属阻挡体集成
CN105088151A (zh) * 2014-04-15 2015-11-25 北京北方微电子基地设备工艺研究中心有限责任公司 衬底上的孔隙沉积工艺及半导体加工设备

Also Published As

Publication number Publication date
CN103026466B (zh) 2016-04-27
WO2011156349A2 (en) 2011-12-15
KR101600995B1 (ko) 2016-03-08
TW201145458A (en) 2011-12-16
US8841211B2 (en) 2014-09-23
WO2011156349A3 (en) 2012-04-05
US20110306200A1 (en) 2011-12-15
KR20130126887A (ko) 2013-11-21
TWI539553B (zh) 2016-06-21

Similar Documents

Publication Publication Date Title
CN103026466B (zh) 形成互连结构的方法
TWI517299B (zh) 在高深寬比特徵結構中沉積金屬的方法
TWI569310B (zh) 用以於基材上形成層之方法
TWI616552B (zh) 製程工具防護板及具有防護板之物理氣相沉積室
US20050252765A1 (en) Method and apparatus for forming a barrier layer on a substrate
WO2016018505A1 (en) Magnetron assembly for physical vapor deposition chamber
US8563428B2 (en) Methods for depositing metal in high aspect ratio features
WO2016205349A1 (en) Methods for depositing dielectric films via physical vapor deposition processes
US20050189217A1 (en) Method and apparatus for forming a barrier layer on a substrate
US8835308B2 (en) Methods for depositing materials in high aspect ratio features
TW201908505A (zh) 具有雙位置磁控管及中央供給冷卻劑的陰極組件
US11670485B2 (en) Methods and apparatus for depositing aluminum by physical vapor deposition (PVD)
US11024490B2 (en) Magnetron having enhanced target cooling configuration
KR102677883B1 (ko) 향상된 타겟 냉각 구성을 갖는 마그네트론
WO2022006053A1 (en) Multi-radius magnetron for physical vapor deposition (pvd) and methods of use thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant