CN103021859A - 晶体管的制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 86
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 239000000463 material Substances 0.000 claims description 33
- 238000004519 manufacturing process Methods 0.000 claims description 31
- 239000004020 conductor Substances 0.000 claims description 18
- 239000003989 dielectric material Substances 0.000 claims description 15
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 230000004888 barrier function Effects 0.000 claims description 12
- 229910021332 silicide Inorganic materials 0.000 claims description 12
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 12
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 239000000377 silicon dioxide Substances 0.000 claims description 4
- 239000011521 glass Substances 0.000 claims description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- 239000004575 stone Substances 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 238000005496 tempering Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical group [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66606—Lateral single gate silicon transistors with final source and drain contacts formation strictly before final or dummy gate formation, e.g. contact first technology
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66553—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using inside spacers, permanent or not
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
一种晶体管的制造方法。在基底上形成图案化牺牲层，图案化牺牲层包括多个开口，开口暴露基底。透过图案化牺牲层为掩模，对基底进行掺杂制程，以在开口所暴露的基底中形成源极掺杂区与漏极掺杂区。进行选择性成长制程，以分别在源极掺杂区与漏极掺杂区上形成源极与漏极。移除图案化牺牲层，以暴露源极与漏极之间的基底。在源极与漏极之间的基底上形成栅极。
Description
技术领域
本发明是有关于一种半导体元件的制造方法，且特别是有关于一种晶体管的制造方法。
背景技术
为了提高集成电路的操作速度，以及符合消费者对于小型化电子装置的需求，半导体装置中的晶体管尺寸有持续缩小的趋势。然而，随着晶体管尺寸的缩小，晶体管的通道区长度亦随之缩短，如此造成晶体管遭受严重的短通道效应(shortchannel effect)、导通电流(turn on current)下降以及漏电流(leakage current)增加等问题，导致影响元件的可靠度下降。
一般来说，会在栅极的两侧基底中形成源极掺杂区与漏极掺杂区，再分别形成与源极掺杂区及漏极掺杂区电性连接的接触窗。然而，随着元件尺寸的缩小，当接触窗与掺杂区之间的距离过短时，会造成严重的接面漏电(junction leakage)。这是因为源极掺杂区与漏极掺杂区之间的距离会随着元件尺寸的缩小而越来越近，且两者的电场强度会增加，如此一来，导致源极掺杂区与漏极掺杂区之间容易发生接面漏电，使得晶体管的开关不受栅极控制。
传统以抬升式源极与漏极(elevated source and drain)来解决接面漏电的问题，也就是分别在源极掺杂区与漏极掺杂区上形成具有一定高度源极与漏极，以增加接触窗与掺杂区之间的距离。然而，由于传统通常是通过选择性磊晶制程在开口中填入磊晶层来形成抬升式源极与漏极，随着元件尺寸的持续缩小，此制程容易遭遇填入磊晶层不易的问题。如此一来，导致所形成的源极与漏极的厚度不足，而无法有效地避免源极掺杂区及漏极掺杂区发生接面漏电。
发明内容
本发明提供一种晶体管的制造方法，使得提升式源极与漏极具有较佳的厚度。
本发明提供一种晶体管的制造方法。在基底上形成图案化牺牲层，图案化牺牲层包括多个开口，开口暴露基底。透过图案化牺牲层为掩模，对基底进行掺杂制程，以在开口所暴露的基底中形成源极掺杂区与漏极掺杂区。进行选择性成长制程，以分别在源极掺杂区与漏极掺杂区上形成源极与漏极。移除图案化牺牲层，以暴露源极与漏极之间的基底。在源极与漏极之间的基底上形成栅极。
在本发明的一实施例中，上述的源极与漏极的高度为15nm至50nm。
在本发明的一实施例中，上述的选择性成长制程包括选择性硅成长制程。
在本发明的一实施例中，上述的图案化牺牲层的材料包括氧化硅。
在本发明的一实施例中，上述的图案化牺牲层的厚度为小于或等于10nm。
在本发明的一实施例中，上述的移除图案化牺牲层的方法包括剥除法。
在本发明的一实施例中，上述的栅极包括依序配置在基底上的栅介电层与栅极导体层。
在本发明的一实施例中，上述的栅极导体层包括多晶硅层与硅化金属层。
在本发明的一实施例中，上述的栅极的形成方法包括以下步骤。在基底上形成栅介电材料层，栅介电材料层覆盖源极与漏极。在栅介电材料层上形成栅极导体材料层。透过源极与漏极的顶部为研磨终止层，对栅介电材料层与栅极导体材料层进行平坦化制程。
在本发明的一实施例中，上述的平坦化制程包括化学机械研磨制程。
在本发明的一实施例中，上述的栅极导体材料层包括多晶硅材料层与硅化金属材料层。
在本发明的一实施例中，更包括在基底上形成绝缘层，以覆盖栅极、源极以及漏极。
在本发明的一实施例中，更包括在绝缘层中形成多个接触窗，以分别电性连接源极与漏极。
在本发明的一实施例中，上述的绝缘层的材料包括四乙氧基硅烷(TEOS)或硼磷硅玻璃(BPSG)。
基于上述，在本发明的晶体管的制造方法中，是先透过图案化牺牲层在基底中定义源极掺杂区与漏极掺杂区，再通过搭配选择性成长制程，使得抬升式源极与漏极成长在源极掺杂区与漏极掺杂区上。如此一来，可以简单的制程步骤来形成具有适当厚度的提升式源极与漏极，以避免源极掺杂区与漏极掺杂区发生接面漏电。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1A至图1G为依照本发明的一实施例的一种晶体管的制造方法的剖面示意图。
【主要元件符号说明】
100：基底
110：图案化牺牲层
112：开口
120：源极掺杂区
122：漏极掺杂区
130：源极
132：漏极
140：栅极
142：栅介电材料层
142a：栅介电层
144：栅极导体材料层
144a：栅极导体层
146：多晶硅材料层
146a：多晶硅层
148：硅化金属材料层
148a：硅化金属层
150、152：绝缘层
160、162：接触窗
SGP：选择性成长制程
具体实施方式
图1A至图1G为依照本发明的一实施例的一种晶体管的制造方法的剖面示意图。请参照图1A，首先，在基底100上形成图案化牺牲层110，图案化牺牲层110包括多个开口112，开口112暴露基底100。在本实施例中，基底100例如是硅基底或其他基底。图案化牺牲层110的材料例如是氧化硅。在本实施例中，图案化牺牲层110的形成方法例如是先在基底100上形成牺牲层(未绘示)，再对牺牲层进行图案化以形成图案化牺牲层110。牺牲层的形成方法例如是化学气相沉积制程或热氧化法。图案化牺牲层110的厚度例如是小于或等于10nm。
请参照图1B，然后，透过图案化牺牲层110为掩模，对基底100进行掺杂制程，以在开口112所暴露的基底100中形成源极掺杂区120与漏极掺杂区122。在本实施例中，掺杂制程例如是离子植入制程。源极掺杂区120与漏极掺杂区122例如是p型掺杂区或n型掺杂区。
请参照图1C，而后，进行选择性成长制程SGP，以分别在源极掺杂区120与漏极掺杂区122上形成源极130与漏极132。在本实施例中，由于图案化牺牲层110覆盖源极掺杂区120与漏极掺杂区122之间的基底100，因此选择性成长制程SGP会在经由开口112暴露的源极掺杂区120与漏极掺杂区122上成长磊晶材料层，而不会在图案化牺牲层110上成长磊晶材料层。因此，源极130与漏极132分别形成在源极掺杂区120与漏极掺杂区122上，以分别与源极掺杂区120与漏极掺杂区122电性连接。在本实施例中，选择性成长制程SGP例如是选择性硅成长制程。源极130与漏极132的高度例如是15nm至50nm。
请参照图1D，接着，移除图案化牺牲层110，以暴露源极130与漏极132之间的基底100。在本实施例中，移除图案化牺牲层110的方法包括剥除法或其他适合的方法。
请同时参照图1E与1F，在源极130与漏极132之间的基底100上形成栅极140。在本实施例中，栅极140的形成方法例如是包括以下步骤。首先，如图1E所示，在基底100上形成栅介电材料层142，栅介电材料层142覆盖源极130与漏极132。在本实施例中，栅介电材料层142例如是包括氧化硅，其形成方法例如是化学气相沉积制程。接着，在栅介电材料层142上形成栅极导体材料层144。在本实施例中，栅极导体材料层144例如是包括依序形成在栅介电材料层142上的多晶硅材料层146与硅化金属材料层148。多晶硅材料层146的形成方法例如是化学气相沉积制程。硅化金属材料层148的材料例如是硅化钨、硅化钛、硅化钴、硅化钼、硅化镍、硅化钯或硅化铂，其形成方法例如是化学气相沉积制程或通过回火使得多晶硅材料层146与金属层反应以形成之。
然后，如图1F所示，透过源极130与漏极132的顶部为研磨终止层，对栅介电材料层142与栅极导体材料层144进行平坦化制程，以形成栅介电层142a与栅极导体层144a。在本实施例中，平坦化制程例如是化学机械研磨制程。在本实施例中，栅极140例如是包括依序配置在基底100上的栅介电层142a与栅极导体层144a，其中栅极导体层144a例如是包括依序形成在栅介电层142a上的多晶硅层146a与硅化金属层148a。栅极140的宽度(即源极130与漏极132之间的距离)例如是小于60nm。特别一提的是，虽然在本实施例中是以栅极140具有上述结构为例，但本发明不以此为限，也就是说，在其他实施例中，栅极140亦可以具有所属领域具有通常知识者所周知的其他结构与其他形成方法。
请参照图1G，而后，在基底100上形成绝缘层150、152，以覆盖栅极140、源极130以及漏极132。在本实施例中，绝缘层150的材料例如是四乙氧基硅烷(TEOS)，绝缘层152的材料例如是硼磷硅玻璃(BPSG)，绝缘层150、152的形成方法例如是化学气相沉积制程。接着，在绝缘层150、152中形成分别与源极130与漏极132电性连接的接触窗160、162。接触窗160、162的材料例如是钨或其他合适的材料。形成接触窗160、162后的后续制程为所属领域具有通常知识者所周知的半导体制程，故于此不赘述。
在本实施例中，图案化牺牲层110在掺杂制程中作为掩模，以经由开口112形成源极掺杂区120与漏极掺杂区122。此外，图案化牺牲层110在选择性成长制程SGP中覆盖源极掺杂区120与漏极掺杂区122以外的基底100，使得磊晶层仅成长在源极掺杂区120与漏极掺杂区122上，以形成源极130与漏极132。换言之，本实施例是使用图案化牺牲层110来定义源极掺杂区120与漏极掺杂区122以及成长在源极掺杂区120与漏极掺杂区122上的抬升式源极130与漏极132。相较于传统透过填入方式在开口中形成抬升式源极与漏极，本实施例是直接在源极掺杂区120与漏极掺杂区122上成长源极130与漏极132，因此即使在元件尺寸缩小的半导体制程中，源极130与漏极132仍可成长为具有适当厚度，而不会遭遇因开口尺寸缩小而填充不易等问题。如此一来，可增加接触窗160、162与源极掺杂区120及漏极掺杂区122之间的距离，以避免接触窗160、162与源极掺杂区120及漏极掺杂区122发生接面漏电。因此，本实施例的晶体管的制造方法具有简单的制程步骤，适于在晶体管尺寸持续缩小的制程中制作出具有较佳厚度的抬升式源极与漏极，以避免源极掺杂区及漏极掺杂区发生接面漏电，进而提升晶体管的元件特性。
综上所述，在本发明的晶体管的制造方法中，是先透过图案化牺牲层为掩模在基底中定义源极掺杂区与漏极掺杂区，再通过搭配选择性成长制程，使得抬升式源极与漏极成长在源极掺杂区与漏极掺杂区上。因此，本发明的晶体管的制造方法具有简单的制程步骤，适于在晶体管尺寸持续缩小的制程中制作出具有较佳厚度的抬升式源极与漏极。如此一来，可避免接触窗与源极掺杂区及漏极掺杂区发生接面漏电，进而提升晶体管的元件特性。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当以权利要求所界定的为准。
Claims (14)
1.一种晶体管的制造方法，包括：
在基底上形成图案化牺牲层，所述图案化牺牲层包括多个开口，所述开口暴露所述基底；
透过所述图案化牺牲层为掩模，对所述基底进行掺杂制程，以在所述开口所暴露的基底中形成源极掺杂区与漏极掺杂区；
进行选择性成长制程，以分别在所述源极掺杂区与所述漏极掺杂区上形成源极与漏极；
移除所述图案化牺牲层，以暴露所述源极与所述漏极之间的所述基底；以及
在所述源极与所述漏极之间的所述基底上形成栅极。
2.根据权利要求1所述的晶体管的制造方法，其特征在于，所述源极与所述漏极的高度为15nm至50nm。
3.根据权利要求1所述的晶体管的制造方法，其特征在于，所述选择性成长制程包括选择性硅成长制程。
4.根据权利要求1所述的晶体管的制造方法，其特征在于，所述图案化牺牲层的材料包括氧化硅。
5.根据权利要求1所述的晶体管的制造方法，其特征在于，所述图案化牺牲层的厚度为小于或等于10nm。
6.根据权利要求1所述的晶体管的制造方法，其特征在于，移除所述图案化牺牲层的方法包括剥除法。
7.根据权利要求1所述的晶体管的制造方法，其特征在于，所述栅极包括依序配置在所述基底上的栅介电层与栅极导体层。
8.根据权利要求7所述的晶体管的制造方法，其特征在于，所述栅极导体层包括多晶硅层与硅化金属层。
9.根据权利要求1所述的晶体管的制造方法，其特征在于，所述栅极的形成方法包括：
在所述基底上形成栅介电材料层，所述栅介电材料层覆盖所述源极与所述漏极；
在所述栅介电材料层上形成栅极导体材料层；以及
透过所述源极与所述漏极的顶部为研磨终止层，对所述栅介电材料层与所述栅极导体材料层进行平坦化制程。
10.根据权利要求9所述的晶体管的制造方法，其特征在于，所述平坦化制程包括化学机械研磨制程。
11.根据权利要求9所述的晶体管的制造方法，其特征在于，所述栅极导体材料层包括多晶硅材料层与硅化金属材料层。
12.根据权利要求1所述的晶体管的制造方法，其特征在于，更包括在所述基底上形成绝缘层，以覆盖所述栅极、所述源极以及所述漏极。
13.根据权利要求12所述的晶体管的制造方法，其特征在于，更包括在所述绝缘层中形成多个接触窗，以分别电性连接所述源极与所述漏极。
14.根据权利要求12所述的晶体管的制造方法，其特征在于，所述绝缘层的材料包括四乙氧基硅烷或硼磷硅玻璃。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/236,656 US8772119B2 (en) | 2011-09-20 | 2011-09-20 | Fabricating method of transistor |
| US13/236,656 | 2011-09-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN103021859A true CN103021859A (zh) | 2013-04-03 |
| CN103021859B CN103021859B (zh) | 2015-06-17 |
Family
ID=47881033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201110354662.5A Active CN103021859B (zh) | 2011-09-20 | 2011-10-25 | 晶体管的制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8772119B2 (zh) |
| CN (1) | CN103021859B (zh) |
| TW (1) | TWI456664B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070108514A1 (en) * | 2003-04-28 | 2007-05-17 | Akira Inoue | Semiconductor device and method of fabricating the same |
| US20080054352A1 (en) * | 2006-09-04 | 2008-03-06 | Sony Corporation | Semiconductor device and method of manufacturing semiconductor device |
| TW200933889A (en) * | 2007-11-08 | 2009-08-01 | Ibm | Structure and method for compact long-channel FETs |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100641993B1 (ko) * | 2004-12-15 | 2006-11-02 | 동부일렉트로닉스 주식회사 | 고유전율의 절연막을 갖는 씨모스 이미지 센서의 제조 방법 |
-
2011
- 2011-09-20 US US13/236,656 patent/US8772119B2/en active Active
- 2011-09-26 TW TW100134598A patent/TWI456664B/zh active
- 2011-10-25 CN CN201110354662.5A patent/CN103021859B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070108514A1 (en) * | 2003-04-28 | 2007-05-17 | Akira Inoue | Semiconductor device and method of fabricating the same |
| US20080054352A1 (en) * | 2006-09-04 | 2008-03-06 | Sony Corporation | Semiconductor device and method of manufacturing semiconductor device |
| TW200933889A (en) * | 2007-11-08 | 2009-08-01 | Ibm | Structure and method for compact long-channel FETs |
Also Published As
| Publication number | Publication date |
|---|---|
| CN103021859B (zh) | 2015-06-17 |
| TW201314785A (zh) | 2013-04-01 |
| TWI456664B (zh) | 2014-10-11 |
| US8772119B2 (en) | 2014-07-08 |
| US20130071978A1 (en) | 2013-03-21 |
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| C06 | Publication | ||
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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