CN103003949B - 具有周边电容阱结的肖特基势垒二极管 - Google Patents

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Abstract

一种肖特基势垒二极管包括第一类型衬底（100）；第二类型阱隔离区（102），其在所述第一类型衬底上；以及第一类型阱区（110），其在所述第二类型阱隔离区上。对于在此的实施例，称为周边电容阱结环（106）的特征在所述第二类型阱隔离区上。第二类型阱区（104）在所述第二类型阱隔离区上。所述周边电容阱结环为位于所述第一类型阱区和所述第二类型阱区之间并将其分离。第二类型接触区（108）在所述第二类型阱区上，且第一类型接触区（112）接触所述第一类型阱区的内部部分。所述第一类型阱区的内部部分位于所述第一类型接触区的中心内。此外，第一欧姆金属层（124）为在所述第一类型接触区上，且第二欧姆金属层（126）在所述第一类型阱区上。所述第一欧姆金属层在构成所述肖特基势垒二极管的肖特基势垒的结处接触所述第二欧姆金属层。

Description

具有周边电容阱结的肖特基势垒二极管
技术领域
本发明涉及集成电路器件，且更具体而言，涉及包括周边电容阱结的肖特基势垒二极管(SBD)集成电路器件。
背景技术
肖特基势垒为电势垒，其形成在金属与半导体相交的结处。该肖特基势垒为整流器的形式，其良好操作为二极管。肖特基势垒典型具有较低的结电压，以及当相比于标准的P-N半导体结时，在金属中具有减小的耗尽宽度。如果金属半导体结不整流电流，则其充当欧姆接触。肖特基势垒的该整流特性取决于金属的功函数、本征半导体的带隙、在半导体中的掺杂剂的种类和浓度等。
常规肖特基势垒二极管受限于寄生周边电容。以下所说明的实施例提供改善的肖特基势垒二极管，其在P型SBD中具有减小的阳极至隔离结电容，以及在N型SBD中减小的阴极至隔离结电容。因此，本文的实施例提供衬底隔离，其具有最小化周边电容以改善电路性能。
发明内容
在此的一个示例性实施例包含半导体器件，诸如肖特基势垒二极管。在此文某些实施例中，该肖特基势垒二极管包括第一类型衬底；第二类型阱隔离区，其在该第一类型衬底上；以及第一类型阱区，其在该第二类型阱隔离区上。对于在此的实施例，指称为周边电容阱结环的特征在该第二类型阱隔离区上。第二类型阱区在该第二类型阱隔离区上。该周边电容阱结环位于该第一类型阱区和该第二类型阱区之间并将其分离。第二类型接触区在该第二类型阱区上，且第一类型接触区接触该第一类型阱区的内部部分。该第一类型阱区的内部部分位于该第一类型接触区的中心内。此外，第一欧姆金属层在该第一类型接触区上，且第二欧姆金属层在该第一类型阱区上。该第一欧姆金属层在构成该肖特基势垒二极管的肖特基势垒的结处接触该第二欧姆金属层。
另外，更具体而言，在此的实施例包含正型肖特基势垒二极管，其包括正型衬底；负型阱隔离区，其位于该正型衬底上并与其接触；以及正型阱区，其位于该负型阱隔离区上并与其接触。再者，周边电容阱结环位于该负型阱隔离区上并与其接触。该周边电容阱结环围绕并接触该P型阱区。负型阱区为位于该负型阱隔离区上并与其接触。该负型阱区围绕并接触该周边电容阱结环。该周边电容阱结环位于该正型阱区和该负型阱区之间并将其分离。负型接触区位于该负型阱区上并与其接触，且正型接触区围绕并接触该正型阱区的内部部分。该正型阱区的内部部分位于该正型接触区的中心内，且浅沟槽隔离环位于该周边电容阱结环上并与其接触。该浅沟槽隔离环位于该负型接触区和该正型接触区之间并将其分离。第一欧姆金属层在该正型接触区上，且第二欧姆金属层在该正型阱区上。该第一欧姆金属层在包含该肖特基势垒二极管的肖特基势垒的结处接触该第二欧姆金属层。
在此的一个实施例为形成肖特基势垒二极管的方法。此示例性方法在第一类型衬底上形成第二类型阱隔离区、在该第二类型阱隔离区上形成第一类型阱区，以及在该第二类型阱隔离区上形成周边电容阱结环。该方法亦在该第二类型阱隔离区上形成第二类型阱区，使得该周边电容阱结环位于该第一类型阱区和该第二类型阱区之间并将其分离。此外，该方法在该第二类型阱区上形成第二类型接触区，且形成第一类型接触区，其围绕并接触该第一类型阱区的内部部分，使得该第一类型阱区的内部部分位于该第一类型接触区的中心内。此外，该方法在至少该第一类型接触区和该第一类型阱区上形成硅化物。该硅化物在该第一类型接触区上形成第一欧姆金属层，且在该第一类型阱区上形成第二欧姆金属层。该第一欧姆金属层在包含该肖特基势垒二极管的肖特基势垒的结处接触该第二欧姆金属层。
另外，更具体而言，形成正型肖特基势垒二极管的方法。此方法在正型衬底上形成负型阱隔离区，且在该负型阱隔离区上形成正型阱区。此方法亦在该负型阱隔离区上形成周边电容阱结环，使得该周边电容阱结环围绕并接触该正型阱区。此外，该方法在该负型阱隔离区上形成负型阱区，使得该负型阱区围绕并接触该周边电容阱结环，且使得该周边电容阱结环为位于该正型阱区和该负型阱区之间并将其分离。该方法在该负型阱区上形成负型接触区，且亦形成正型接触区，其围绕并接触该正型阱区的内部部分，使得该正型阱区的内部部分位于该正型接触区的中心内。该方法亦在该周边电容阱结环上形成浅沟槽隔离环，使得该浅沟槽隔离环位于该负型接触区和该正型接触区之间并将其分离。该方法在该正型接触区和/或该正型阱区上额外形成硅化物。形成该硅化物的此方法在该正型接触区上形成第一欧姆金属层，且在该正型阱区上形成第二欧姆金属层。该第一欧姆金属层在结处接触该第二欧姆金属层。此结包括该肖特基势垒二极管的肖特基势垒。
在此亦公开上述所提及电路的设计结构的实施例。该设计结构为体现于在设计处理中所使用的非暂时性机器可读取介质中，该设计结构包含肖特基势垒二极管，其包含第一类型衬底；第二类型阱隔离区，其在该第一类型衬底上；以及第一类型阱区，其在该第二类型阱隔离区上。对于在此的实施例，指称为周边电容阱结环的特征在该第二类型阱隔离区上。第二类型阱区在该第二类型阱隔离区上。该周边电容阱结环在该第一类型阱区和该第二类型阱区之间并将其分离。第二类型接触区在该第二类型阱区上，且第一类型接触区接触该第一类型阱区的内部部分。该第一类型阱区的内部部分位于该第一类型接触区的中心内。此外，第一欧姆金属层在该第一类型接触区上，且第二欧姆金属层在该第一类型阱区上。该第一欧姆金属层在构成该肖特基势垒二极管的肖特基势垒的结处接触该第二欧姆金属层。此设计结构可以体现在设计处理中所使用的机器可读取介质中，可作为用于集成电路的布局数据的交换的数据格式而位于储存介质上。再者，此设计结构可以包含网表，且可以包括测试数据、特性数据、验证数据和/或设计规格。
附图说明
本发明的实施例参照所附图式从以下详细的描述将更佳了解，其并非成比例绘制，且其中：
图1为根据在此的实施例的集成电路的剖面示意图；
图2为沿着在图1中所示的集成电路的线A-A的俯视示意图；
图3为沿着在图1中所示的集成电路的线B-B的俯视示意图；
图4为沿着在图1中所示的集成电路的线C-C的俯视示意图；
图5为根据在此的实施例的部分完成的集成电路的剖面示意图；
图6为根据在此的实施例的部分完成的集成电路的剖面示意图；
图7为根据在此的实施例的部分完成的集成电路的剖面示意图；
图8为根据在此的实施例的部分完成的集成电路的剖面示意图；
图9为根据在此的实施例的部分完成的集成电路的剖面示意图；
图10为根据在此的实施例的部分完成的集成电路的剖面示意图；
图11为根据在此的实施例的集成电路的剖面示意图；
图12为根据在此的实施例的集成电路的剖面示意图；
图13为根据在此的实施例的集成电路的剖面示意图；以及
图14为在半导体设计、制造和/或测试中所使用的设计程序的流程图。
具体实施方式
如上述所提及，常规肖特基势垒二极管为受限于周边电容。以下所说明的实施例提供改进的肖特基势垒二极管，其有减小的阳极至隔离电容。因此，在此的实施例提供衬底隔离，其具最小化周边电容以改善电路性能。
图1至图4例示在此的实施例如何利用周边电容阱结106以减小该阳极至隔离电容的一个范例。图1至图4从不同的观点例示该相同的结构。图1以沿着在图2至图4中所示的线D-D的剖面图例示二极管结构，其中该P型衬底100被随意指称为该结构的“底部”，且接触120、122、128被随意指称为该结构的“顶部”。图2至图4分别例示沿着在图1中的线A-A、B-B及C-C中的每个的俯视示意图。因此，图2例示沿着线A-A的该结构；图3例示沿着线B-B的该结构；以及图4例示沿着线C-C的该结构。
在图1至图4中所示的正型肖特基势垒二极管包括正型衬底100，以及负型阱隔离区102，其为位于该正型衬底100上并与其接触。此外，正型阱区110为位于该负型阱隔离区102上并与其接触。
周边电容阱结环106位于该负型阱隔离区102上并与其接触。如在图3中最清楚示出，周边电容阱结环106围绕并接触该正型阱区110。周边电容阱结环106包含未掺杂材料、具有低于该正型阱区110的掺杂浓度的正掺杂材料或者具有低于该正型阱区110的掺杂浓度的负掺杂材料。
如在图1和图4中所示，负型阱区104位于该负型阱隔离区102上、与其接触并将其围绕。该负型阱区104具有接触正型衬底100的下部。如在图4中所示，该负型阱区104的下部接触并围绕该负型阱隔离区102。
如在图3中所示，该负型阱区104亦围绕并接触周边电容阱结环106。如在图3中所示，周边电容阱结环106位于该正型阱区110和该负型阱区104之间并将其分离。
如在图1中所示，负型接触区108位于负型阱区104上并与其接触。如在图1及图2中所示，正型接触区112围绕并接触该正型阱区110的内部。该负型接触区108具有高于负型阱区104的掺杂浓度，且该正型接触区112具有高于该正型阱区110的掺杂浓度。该正型阱区110具有接触负型阱隔离区102的下部。该正型阱区110的内部部分(在图11中的138)具有小于该正型阱区110的下部(在图11中的136)的周长。该正型阱区110的内部部分138位于该正型接触区112的中心内。
此外，如在图1中所示，浅沟槽隔离环114为位于该周边电容阱结环106上并与其接触。如在图2中所示，浅沟槽隔离环114位于负型接触区108和正型接触区112之间并将其分离。
如在图1中所示，第一欧姆金属层124位于正型接触区112上并与其接触，且第二欧姆金属层126位于正型阱区110上并与其接触。第一欧姆金属层124在包含该肖特基势垒二极管的肖特基势垒的结118处接触第二欧姆金属层126。此外，各种导电接触被利用以形成至在图1中所示的结构内的不同特征的连接。更具体而言，偏置接触128允许负型阱区104被适度偏置以允许该电路最佳性能。此外，阳极接触122被制造到正型接触区112，且阴极接触120被制造到正型阱区110。
该肖特基势垒二极管的电容的非线性和RC截止频率，两者为RF(射频)电路应用的主要关注点。总器件电容为本征肖特基结电容和外部寄生结电容的组合。该肖特基势垒二极管的本征电容由该肖特基结驱动，其可由以下等式Csbdjctn=εWjLj/d表示，其中ε为半导体的电容率(permittivity)，Wj及Lj各别为该肖特基势垒结宽度和长度，以及d为耗尽空间电荷区的深度。当缩放该器件至最小尺寸时，该肖特基结电容为受限于由：
所给出的耗尽空间电荷区的深度。对于外部寄生阱结电容，该电容的显著量为由该周边电容阱结环驱动，该周边电容阱结环位于第一类型阱区和第二类型阱区之间并将其分离。来自该反向偏置周边电容阱结的此p-n结为由C环=εWrLr/d环给定，其中ε为半导体的电容率，Wr及Lr各别为周边电容阱结环宽度和长度，以及d环为环绕周边电容阱结环的耗尽空间电荷区的深度，并由相邻的第二类型阱区的浓度和第一类型阱区和第二类型阱区之间的掺杂剂梯度(grading)的陡峭度(abruptness)支配，该陡峭度通过增加在这两个阱区之间的距离的设计优化而控制。
对于肖特基结而言，第一类型阱区的掺杂剂浓度负d一般而言为低的，并因此该有效肖特基结电容为小的，且需要优化的该主要结为从该周边电容阱结环所形成的该p-n结，其为位于该第一类型阱区和该第二类型阱区的间并将其分离。
如此领域一般技术人员将了解的，前述结构可以由许多不同的材料构成，且可以根据各种不同的制造方法制造。图5至图11例示可以制造前述结构的一个示例性方法；然而，在此的实施例并不限于此特定方法，而是包括所有可能的方法，无论目前已知或未来将开发者皆可以在此适用。
更具体而言，如在图5中所例示，示例性程序开始于衬底100，其含有杂质(其可以被注入，或者该衬底可以从包括杂质的材料形成(本征))。在此范例中，该衬底含有正型杂质，且因此指称为P型衬底。衬底可以包含适合该给定目的(无论现在已知或未来将开发者)的任何材料，且可以包含，举例来说，Si、SiC、SiGe、SiGeC、Ge合金、GaAs、InAs、TnP、其它III-V或II-VI化合物半导体、或者有机半导体结构等。此外，在此所提及的杂质可以包含任何正型杂质(P型杂质例如磷(P)、砷(As)、锑(Sb)等)或任何负型杂质(N型杂质例如硼、铟等)。在此的注入方法可以采取任何适合形式(无论现在已知或未来将开发者)并可以包含，举例来说，离子注入等。此外，对于注入技术的完整讨论可参见美国专利6,815,317(在此纳入作为参考)。
如同样在图5中所示，此示例性方法在该正型衬底100上形成深负型阱隔离区102。同样，负型阱隔离区102可以包含具有本征杂质的材料或随后注入有杂质的材料。
此外，如在图5中所示，负型阱隔离区102为使用任何惯用的构图技术构图为各种台面(mesa)结构(例如参见图4)。一个示例性构图技术在将不被去除的区域之上形成保护性掩模(诸如有机光致抗蚀剂、亚硝酸酯(nitrite)硬掩模等)，且随后执行蚀刻方法以去除该已曝光的材料。在此的各种蚀刻和材料去除方法可以包括，举例来说，用诸如碳氟化合物、氧、氯、三氯化硼的反应气体的等离子体的干蚀刻；有时添加氮、氩、氦和其他气体；或者湿蚀刻(例如缓冲的氧化物蚀刻，也已知为缓冲的HF或BHF，其使用诸如氟化铵(NH4F)缓冲剂和氢氟酸（HF）的混合物。随后，该掩模被去除，且方法持续。
如在图6中所示，此示例性方法随后在该负型阱隔离区102上形成(沉积或生长)周边电容阱结环106。该方法亦在图6中的周边电容阱结环106上形成浅沟槽隔离环114。浅沟槽隔离(STI)结构为此领域一般技术人员所公知，且通常通过构图开口并生长高绝缘材料或用高绝缘材料填充开口而形成。在此所提及的电介质(绝缘体)可以，举例来说，从干氧环境或蒸汽生长。在此的电介质的厚度可视该所需的器件性能而变化。或者，在此的电介质可从许多候选的高介电常数(高k)材料任一者形成，其包括但不限于氮化硅、氧氮化硅、SiO2和Si3N4、诸如氧化钽的金属氧化物等。
接着，如在图7中所示，该结构的特定部分以掩模132(诸如以上所讨论的掩模材料中的任一者)保护，且周边电容阱结材料106的一部分被去除(经由以上所提及的材料去除方法的任一者)或经由杂质注入方法被更改。在因此所形成的任何开口内，正型阱区110可以在负型阱隔离区102上形成。此注入(或材料替换)方法形成周边电容阱结年轮（annual）环106，其围绕并接触该正型阱区110(例如参见图3)。
同样地，如在图8中所示，该结构的不同的部分以不同的掩模134(诸如以上所讨论的掩模材料中的任一者)保护，且杂质被注入(或材料替换方法被执行)以从负型阱隔离区102上的周边电容阱结材料形成负型阱区104。如在图3中所示，此方法形成该结构使得该负型阱区104围绕并接触该周边电容阱结环106，且使得周边电容阱结环106位于正型阱区110和负型阱区104之间并将其分离。
周边电容阱结环106从未掺杂材料、具有低于正型阱区110的掺杂浓度的正掺杂材料或具有低于负型阱隔离区108的掺杂浓度的负掺杂材料形成。
该掩模134被去除，且附加的掩模和杂质注入方法被执行以(从负型阱区104的区域)形成负型接触区108，以及(从正型阱区110的区域)形成正型接触区112。如在图2中所示，正型接触区112围绕并接触正型阱区110的内部部分，使得正型阱区110的内部部分位于正型接触区112的中心内。此外，此处理产生在图2中所示的该结构，其中该浅沟槽隔离环114位于负型接触区108和正型接触区112之间并将其分离。
如在图10中所示，该方法附加地在正型接触区112和/或正型阱区110上形成硅化物。如此领域一般技术人员已公知的，硅化物通过沉积金属(诸如钨、铪、钽、钼、钛、镍等)，且随后执行允许该金属与硅表面接合以形成硅化物或自对准硅化物的多个退火(加热)工艺而形成。形成硅化物的此方法在正型接触区112上形成第一欧姆金属层124，且在正型阱区110上形成第二欧姆金属层126。第一欧姆金属层124在结118处接触第二欧姆金属层126。此结118包含肖特基势垒二极管的肖特基势垒。
如在图11中所示，各种接触120、122、128为使用以上所讨论的构图方法中的任一者从导电材料形成。在此所提及的导体可以由任何导电材料形成，诸如多晶硅、非晶硅、非晶硅与多晶硅的组合，以及多晶硅锗，其通过存在适合的掺杂剂而导电。或者，在此的导体可能为一种或多种金属，诸如钨、铪、钽、钼、钛或镍，或者金属硅化物，且可使用物理气相沉积、化学气相沉积或此领域公知的任何其他技术沉积。
如亦在图11中所示，此处理形成正型阱区110以具有接触负型阱隔离区的下部136以及由正型接触区112所围绕的该内部部分138。由于该正型接触区112的形成，正型阱区110的上部(内部部分)138被形成为具有小于正型阱区110的下部136的周长。
图12例示备选实施例，其包括保护环144。如此领域一般技术人员已公知的，该保护环可以包含轻掺杂区，其用于通过减少该电场浓度及通过将电极的边缘移动远离该肖特基势垒结而减少或消除边缘效应。因此，举例来说，保护环144可以经由轻掺杂区144的形成而在图9中所示的处理中(或在以上所讨论的处理中的任何其他适当位置)形成。
虽然上述讨论为关于正型二极管，但此领域一般技术人员将可了解杂质的极性可被反转以形成负型二极管，如在图13中所例示。可能利用以上所讨论的方法(以相反极性的杂质注入物)形成与以上所讨论相同的结构，除了以下方面之外，如在图13中所示，此结构包括N型衬底200、深P阱隔离层202、P阱隔离区204、P型接触208、N阱区210以及N型接触212。此外，如此领域一般技术人员将可了解的，对于在图13中所示的结构，阳极(220)和阴极(222)从在图11中所例示的P型肖特基二极管相反。
产生的集成电路芯片可以由制造者以原料晶片形式(亦即，如具有多个未封装芯片的单一晶片)、如裸管芯或以封装形式分配。在该后一情况下，该芯片为安装在单一芯片封装(诸如塑料载体，其具有附着于主板或其他较高级载体的引线)中或多芯片封装(诸如陶瓷载体，其具有表面互连或掩埋互连中的任一者或两者)中。在任何情况下，该芯片随后为与其他芯片、分立的电路元件和/或其他信号处理器件集成作为(a)中间产品(诸如主板)或(b)最终产品任一者的一部分。最终产品可以为包括集成电路芯片的任何产品，其范围从玩具及其他低阶应用至具有显示器、键盘或其他输入设备及中央处理器的高级计算机产品。
图14显示用于例如半导体设计、制造和/或测试的示例性设计流程1400的区块图。设计流程1400可依所设计的IC的种类而变化。举例来说，用于建立专用IC(ASIC)的设计流程1400可不同于用于设计标准部件的设计流程1400。设计结构1420优选为至设计处理1410的输入，且可来自IP提供者、核心开发者或其他设计公司，或者可由该设计流程的操作者或从其他来源产生。设计结构1420包含如在图1至图13中所示形式为示意性或HDL硬件描述语言(例如Verilog、VHDL、C等)的本发明的实施例。设计结构1420可容纳于一个或多个非暂时性机器可读取介质上。举例来说，设计结构1420可为如在图1至图13中所示的本发明的实施例的文本文件或图形表示。
设计程序1410优选为综合(或转译)如在图1至图13中所示的本发明的实施例至网表1480，其中络表1480为，举例来说，线、晶体管、逻辑门、控制电路、I/O、模型等的列表，其说明连接至集成电路设计中的其他器件和电路，且记录于机器可读取介质中的至少一者上。此可能为迭代处理，其中网表1480为依该电路的设计规格及参数重新综合一次或多次。
对于给定的制造技术(例如不同的技术节点，32nm、45nm、90nm等)、设计规格1440、特性数据1450、验证数据1460、设计规则1470及测试数据文件1485(其可包括测试图形及其他测试信息)，设计程序1410可包括使用各种输入；举例来说，来自库元件1430的输入，库元件1430可容纳一组通常使用的元件、电路和器件，其包括模型、布局及符号表示。
设计处理1410还包括，举例来说，标准电路设计处理诸如时序分析、验证、设计规则检查、位置和定线操作等。集成电路设计领域一般技术人员可以理解在设计处理1410中所使用的可能的电子设计自动工具及应用的程度而不悖离本发明的范畴与精神。本发明的设计结构并不限于任何具体的设计流程。
设计程序1410优选将在图1至图13中所示的本发明的实施例连同任何附加的集成电路设计或数据(若适用)转译为第二设计结构1490。设计结构1490以用于集成电路的布局数据的交换的数据格式(例如以GDSII(GDS2)、GL1、OASIS或用于储存此类设计结构的任何其他适合格式所储存的信息)而位于储存介质上。设计结构1490可包含信息诸如，举例来说，测试数据文件、设计内容文件、制造数据、布局参数、导线、金属层数、过孔、形状、确定通过该制造线的路径的数据，以及半导体制造商所需以生产如在图1至图13中所示的本发明的实施例的任何其他数据。设计结构1490随后可前进至阶段1495，其中举例来说，设计结构1490：前进至流片(tape-out)、释放至制造、释放至掩模房、发送至另一设计室、发送回客户等。
在此所使用的该术语为仅为了说明特定实施例的目的，且不旨在作为本发明的限制。如在此所使用，单数形式“一”、“一个”以及“该”意味着包括复数形式，除非上下文另有明确指示。应进一步可以理解，当在本说明书中使用时术语“包含”和/或“包括”说明阐明的特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其群组的存在或增加。
以下权利要求中相应的结构、材料、动作和所有装置或步骤加功能要素的等价物旨在包括与作为具体所主张的与其他主张要素组合执行功能的任何结构、材料或动作。本发明的描述已为了例示与描述的用途而进行说明，但不旨在全面性或限于本发明所揭示的形式中。此领域一般技术人员显然将可得知许多修改例与变化例而不悖离本发明的范畴与精神。该实施例为选择并说明以最佳解释本发明与该实际应用的原理，且让此领域其他一般技术人员能够了解用于各种实施例的本发明，其具有适合于所列入考虑的该特定用途的各种修改例。

Claims (22)

1.一种肖特基势垒二极管，其包括：
第一类型衬底；
第二类型阱隔离区，在所述第一类型衬底上；第一类型阱区，在所述第二类型阱隔离区上；
周边电容阱结环，在所述第二类型阱隔离区上；
第二类型阱区，在所述第二类型阱隔离区上，所述周边电容阱结环位于所述第一类型阱区和所述第二类型阱区之间并将其分离；
第二类型接触区，在所述第二类型阱区上；
第一类型接触区，其接触所述第一类型阱区的内部部分，所述第一类型阱区的所述内部部分位于所述第一类型接触区的中心内；
第一欧姆金属层，在所述第一类型接触区上；以及
第二欧姆金属层，在所述第一类型阱区上，所述第一欧姆金属层在结处接触所述第二欧姆金属层，所述结包括所述肖特基势垒二极管的肖特基势垒，
其中所述第二类型阱区具有接触所述第一类型衬底的下部，所述第二类型阱区的所述下部接触并围绕所述第二类型阱隔离区。
2.根据权利要求1的肖特基势垒二极管，所述周边电容阱结环包括下列之一：
未掺杂材料；
具有低于所述第一类型阱区的掺杂浓度的第一掺杂材料；以及
具有低于所述第一类型阱区的掺杂浓度的第二掺杂材料。
3.根据权利要求1的肖特基势垒二极管，所述第一类型阱区包括接触所述第二类型阱隔离区的下部，以及
所述第一类型阱区的所述内部部分具有小于所述第一类型阱区的所述下部的周长。
4.根据权利要求1的肖特基势垒二极管，
所述第二类型接触区具有高于所述第二类型阱区的掺杂浓度；以及
所述第一类型接触区具有高于所述第一类型阱区的掺杂浓度。
5.一种正型肖特基势垒二极管，其包括：
正型衬底；
负型阱隔离区，其位于所述正型衬底上并接触所述正型衬底；
正型阱区，其位于所述负型阱隔离区上并接触所述负型阱隔离区；
周边电容阱结环，其位于所述负型阱隔离区上并接触所述负型阱隔离区，所述周边电容阱结环围绕并接触所述正型阱区；
负型阱区，其位于所述负型阱隔离区上并接触所述负型阱隔离区，所述负型阱区围绕并接触所述周边电容阱结环，所述周边电容阱结环位于所述正型阱区和所述负型阱区之间并将其分离；
负型接触区，其位于所述负型阱区上并接触所述负型阱区；
正型接触区，其围绕并接触所述正型阱区的内部部分，所述正型阱区的所述内部部分位于所述正型接触区的中心内；
浅沟槽隔离环，其位于所述周边电容阱结环上并接触所述周边电容阱结环，所述浅沟槽隔离环位于所述负型接触区和所述正型接触区之间并将其分离；
第一欧姆金属层，其在所述正型接触区上；以及
第二欧姆金属层，其在所述正型阱区上，所述第一欧姆金属层在结处接触所述第二欧姆金属层，所述结包括所述肖特基势垒二极管的肖特基势垒。
6.根据权利要求5的正型肖特基势垒二极管，所述周边电容阱结环包含下列之一：
未掺杂材料；
具有低于所述正型阱区的掺杂浓度的正掺杂材料；以及
具有低于所述正型阱区的掺杂浓度的负掺杂材料。
7.根据权利要求5的正型肖特基势垒二极管，所述正型阱区包括接触所述负型阱隔离区的下部，以及
所述正型阱区的所述内部部分具有小于所述正型阱区的所述下部的周长。
8.根据权利要求5的正型肖特基势垒二极管，所述负型阱区具有接触所述正型衬底的下部，所述负型阱区的所述下部接触并围绕所述负型阱隔离区。
9.根据权利要求5的正型肖特基势垒二极管，所述负型接触区具有高于所述负型阱区的掺杂浓度；以及
所述正型接触区具有高于所述正型阱区的掺杂浓度。
10.一种形成肖特基势垒二极管的方法，其包括：
在第一类型衬底上形成第二类型阱隔离区；
在所述第二类型阱隔离区上形成第一类型阱区；
在所述第二类型阱隔离区上形成周边电容阱结环；
在所述第二类型阱隔离区上形成第二类型阱区，使得所述周边电容阱结环位于所述第一类型阱区和所述第二类型阱区之间并将其分离；
在所述第二类型阱区上形成第二类型接触区；
形成第一类型接触区，其围绕并接触所述第一类型阱区的内部部分，使得所述第一类型阱区的所述内部部分为位于所述第一类型接触区的中心内；以及
在至少所述第一类型接触区和所述第一类型阱区上形成硅化物；
所述硅化物的形成在所述第一类型接触区上形成第一欧姆金属层，且在所述第一类型阱区上形成第二欧姆金属层；以及
所述第一欧姆金属层在结处接触所述第二欧姆金属层，所述结包括所述肖特基势垒二极管的肖特基势垒，
其中所述第二类型阱区被形成为具有接触所述第一类型衬底的下部，且使得所述第二类型阱区的所述下部接触并围绕所述第二类型阱隔离区。
11.根据权利要求10的形成肖特基势垒二极管的方法，所述周边电容阱结环被形成为包含下列之一：
未掺杂材料；
具有低于所述第一类型阱区的掺杂浓度的第一掺杂材料；以及
具有低于所述第一类型阱区的掺杂浓度的第二掺杂材料。
12.根据权利要求10的形成肖特基势垒二极管的方法，所述第一类型阱区被形成为包括接触所述第二类型阱隔离区的下部，且所述第一类型阱区的所述内部部分被形成为具有小于所述第一类型阱区的所述下部的周长。
13.根据权利要求10的形成肖特基势垒二极管的方法，
所述第二类型接触区被形成为具有高于所述第二类型阱区的掺杂浓度；以及
所述第一类型接触区被形成为具有高于所述第一类型阱区的掺杂浓度。
14.一种形成正型肖特基势垒二极管的方法，其包括：
在正型衬底上形成负型阱隔离区；
在所述负型阱隔离区上形成正型阱区；
在所述负型阱隔离区上形成周边电容阱结环，使得所述周边电容阱结环围绕并接触所述正型阱区；
在所述负型阱隔离区上形成负型阱区，使得所述负型阱区围绕并接触所述周边电容阱结环，且使得所述周边电容阱结环位于所述正型阱区和所述负型阱区之间并将其分离；
在所述负型阱区上形成负型接触区；
形成正型接触区，其围绕并接触所述正型阱区的内部部分，使得所述正型阱区的所述内部部分位于所述正型接触区的中心内；
在所述周边电容阱结环上形成浅沟槽隔离环，使得所述浅沟槽隔离环位于所述负型接触区和所述正型接触区之间并将其分离；以及
在至少所述正型接触区和所述正型阱区上形成硅化物；
所述硅化物的形成在所述正型接触区上形成第一欧姆金属层，且在所述正型阱区上形成第二欧姆金属层；以及
所述第一欧姆金属层在结处接触所述第二欧姆金属层，所述结包括所述肖特基势垒二极管的肖特基势垒。
15.根据权利要求14的形成正型肖特基势垒二极管的方法，所述周边电容阱结环被形成为包含下列之一：
未掺杂材料；
具有低于所述正型阱区的掺杂浓度的正掺杂材料；以及
具有低于所述正型阱区的掺杂浓度的负掺杂材料。
16.根据权利要求14的形成正型肖特基势垒二极管的方法，
所述正型阱区被形成为包括接触所述负型阱隔离区的下部，且所述正型阱区的所述内部部分被形成为具有小于所述正型阱区的所述下部的周长。
17.根据权利要求14的形成正型肖特基势垒二极管的方法，
所述负型阱区被形成为具有接触所述正型衬底的下部，且使得所述负型阱区的所述下部接触并围绕所述负型阱隔离区。
18.根据权利要求14的形成正型肖特基势垒二极管的方法，
所述负型接触区被形成为具有高于所述负型阱区的掺杂浓度；以及
所述正型接触区被形成为具有高于所述正型阱区的掺杂浓度。
19.一种设计结构，其体现在设计处理中所使用的机器可读取介质中，所述设计结构包括肖特基势垒二极管，其包括：
第一类型衬底；
第二类型阱隔离区，其在所述第一类型衬底上；第一类型阱区，其在所述第二类型阱隔离区上；
周边电容阱结环，其在所述第二类型阱隔离区上；
第二类型阱区，其在所述第二类型阱隔离区上，所述周边电容阱结环为位于所述第一类型阱区和所述第二类型阱区之间并将其分离；
第二类型接触区，其在所述第二类型阱区上；
第一类型接触区，其接触所述第一类型阱区的内部部分，所述第一类型阱区的所述内部部分位于所述第一类型接触区的中心内；
第一欧姆金属层，其在所述第一类型接触区上；以及
第二欧姆金属层，其在所述第一类型阱区上，所述第一欧姆金属层在结处接触所述第二欧姆金属层，所述结包括所述肖特基势垒二极管的肖特基势垒，
其中所述第二类型阱区具有接触所述第一类型衬底的下部，所述第二类型阱区的所述下部接触并围绕所述第二类型阱隔离区。
20.根据权利要求19的设计结构，其中所述设计结构包含网表。
21.根据权利要求19的设计结构，其中所述设计结构作为用于集成电路的布局数据的交换的数据格式而位于储存介质上。
22.根据权利要求19的设计结构，其中所述设计结构包括测试数据、特性数据、验证数据或设计规格中的至少一种。
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